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標(biāo)簽 > ip核
IP就是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊的意思,在EDA技術(shù)開(kāi)發(fā)中具有十分重要的地位。美國(guó)著名的Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為“用于ASIC或FPGA中的預(yù)先設(shè)計(jì)好的電路功能模塊”。
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學(xué)完SDRAM控制器后,可以感受到SDRAM的控制器的書寫是十分麻煩的,因此在xilinx一些FPGA芯片內(nèi)已經(jīng)集成了相應(yīng)的IP核來(lái)控制這些SDRAM,...
Xilinx DDR2 IP 核控制器設(shè)計(jì)方案介紹與實(shí)現(xiàn)
提出一種便于用戶操作并能快速運(yùn)用到產(chǎn)品的DDR2控制器IP核的FPGA實(shí)現(xiàn),使用戶不需要了解DDR2的原理和操作方式的情況下,依然可以通過(guò)IP核控制DD...
我們先看有哪三種GPIO:MIO、EMIO、AXI_GPIO。其中MIO和EMIO是直接掛在PS上的GPIO。而AXI_GPIO是通過(guò)AXI總線掛在PS...
FPGA零基礎(chǔ)學(xué)習(xí)之Vivado-FIFO使用教程
FIFO的英文全稱叫做First in First out,即先進(jìn)先出。這也就決定了這個(gè)IP核的特殊性,先寫進(jìn)去的數(shù)據(jù)優(yōu)先被讀出,所以,F(xiàn)IFO是不需要...
基于SOPC和DDS IP核的可重構(gòu)信號(hào)源設(shè)計(jì)與實(shí)現(xiàn)
SOPC(System on a Programmable Chip,片上可編程系統(tǒng))是Altera公司提出的一種靈活、高效的SOC解決方案。它將處理器...
FPGA學(xué)習(xí)筆記:RAM IP核的使用方法
我們知道除了只讀存儲(chǔ)器外還有隨機(jī)存取存儲(chǔ)器,這一篇將介紹另一種 存儲(chǔ)類IP核 ——RAM的使用方法。RAM是 隨機(jī)存取存儲(chǔ)器 (Random Acces...
用RAM實(shí)現(xiàn)一個(gè)DDS,從原理上來(lái)說(shuō)很簡(jiǎn)單,在實(shí)際使用的時(shí)候,可能沒(méi)有直接使用官方提供的IP核來(lái)的方便。這個(gè)博客就記錄一下,最近使用到的這個(gè)DDS IP。
關(guān)于高性能主從模式動(dòng)態(tài)可重構(gòu)的SPI IP核的設(shè)計(jì)
隨著集成電路設(shè)計(jì)的快速發(fā)展,系統(tǒng)芯片(System-on-a-Chip,SoC)的集成度越來(lái)越高,從而對(duì)信號(hào)之間交流的要求也變高[1-2]。由于串行外設(shè)...
在開(kāi)發(fā)PL時(shí)一般都會(huì)用到分頻或倍頻,對(duì)晶振產(chǎn)生的時(shí)鐘進(jìn)行分頻或倍頻處理,產(chǎn)生系統(tǒng)時(shí)鐘和復(fù)位信號(hào),下面就介紹一下在vivado2017.3中進(jìn)行PL開(kāi)發(fā)時(shí)...
在FPGA中利用CORDIC算法IP核實(shí)現(xiàn)三角函數(shù)關(guān)系的轉(zhuǎn)換
在FPGA硬件實(shí)現(xiàn)CORDIC的邏輯其實(shí)是很簡(jiǎn)單的,就是設(shè)置好輸入輸出的位寬,然后建立好對(duì)應(yīng)的精度表,通過(guò)旋轉(zhuǎn)加得到運(yùn)算結(jié)果。
基于Altera浮點(diǎn)IP核的浮點(diǎn)矩陣相乘運(yùn)算的實(shí)現(xiàn)和改進(jìn)設(shè)計(jì)
嵌入式計(jì)算作為新一代計(jì)算系統(tǒng)的高效運(yùn)行方式,應(yīng)用于多個(gè)高性能領(lǐng)域,如陣列信號(hào)處理、核武器模擬、計(jì)算流體動(dòng)力學(xué)等。在這些科學(xué)計(jì)算中,需要大量的浮點(diǎn)矩陣運(yùn)算...
本文介紹一個(gè)FPGA 開(kāi)源項(xiàng)目:Micro Blaze最小系統(tǒng)。MicroBlaze是Xilinx提供的一個(gè)軟核IP,該軟核是由FPGA片內(nèi)邏輯資源組成...
2023-09-01 標(biāo)簽:fpgaXilinxMicroBlaze 4.9k 0
SoPC應(yīng)用設(shè)計(jì)的PLD開(kāi)發(fā)工具要求詳解
電子發(fā)燒友網(wǎng)核心提示:對(duì)SoPC的開(kāi)發(fā)而言,PLD工具是必不可少的。PLD開(kāi)發(fā)工具必須進(jìn)一步發(fā)展,從而與技術(shù)進(jìn)步和EDA產(chǎn)業(yè)的發(fā)展相適應(yīng)。器件的復(fù)雜度在...
如何實(shí)現(xiàn)PCIE的發(fā)送和接收數(shù)據(jù)
本工程的目的是在XC7K325tffg的平臺(tái)上實(shí)現(xiàn)pcie的數(shù)據(jù)發(fā)送和接收,速率8通道2.5GB/s,首先看下本工程的PCIE部分的結(jié)構(gòu)。
2022-04-21 標(biāo)簽:PCIeIP核接收數(shù)據(jù) 4.6k 0
基于SOPC的MVB收發(fā)控制器IP核實(shí)現(xiàn)MVB網(wǎng)卡的設(shè)計(jì)
本設(shè)計(jì)正是基于SOPC的思想,開(kāi)發(fā)實(shí)現(xiàn)自主知識(shí)產(chǎn)權(quán)的MVB收發(fā)控制器IP核,借助于QuartersII開(kāi)發(fā)工具,集成至Altera FPGA器件內(nèi)部,構(gòu)...
本文開(kāi)源一個(gè)FPGA項(xiàng)目:UDP萬(wàn)兆光通信。該項(xiàng)目實(shí)現(xiàn)了萬(wàn)兆光纖以太網(wǎng)數(shù)據(jù)回環(huán)傳輸功能。Vivado工程代碼結(jié)構(gòu)和之前開(kāi)源的《UDP RGMII千兆以太...
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