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時序

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這里所說的時序其實就是指時序圖，又名序列圖、循序圖、順序圖，是一種UML交互圖。它通過描述對象之間發(fā)送消息的時間順序顯示多個對象之間的動態(tài)協(xié)作。

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時序技術(shù)

一個典型的流水線設(shè)計

流水線設(shè)計通?？梢栽谝欢ǔ潭壬咸嵘到y(tǒng)的時鐘頻率，因此常常作為時序性能優(yōu)化的一種常用技巧。如果某個原本單個時鐘周期完成的邏輯功能塊可以進(jìn)一步細(xì)分為若干個...

2023-05-08 標(biāo)簽：寄存器 Xilinx 流水線 2.1k 0

時序約束一主時鐘與生成時鐘

一、主時鐘create_clock 1.1 定義主時鐘是來自FPGA芯片外部的時鐘，通過時鐘輸入端口或高速收發(fā)器GT的輸出引腳進(jìn)入FPGA內(nèi)部。對于賽...

2024-11-29 標(biāo)簽：時序主時鐘 2.1k 0

FIFO為什么不能正常工作？

FIFO為什么不能正常工作？復(fù)位信號有效長度不夠，接口時序不匹配，可看下面這篇文章。本文將介紹：非DFX工程如何確保異步FIFO自帶的set_max...

2023-11-02 標(biāo)簽：fpga FPGA設(shè)計 fifo 2.1k 0

FPGA基于線性迭代法的除法器設(shè)計

FPGA實現(xiàn)除法的方法有幾種，比如直接用/來進(jìn)行除法運(yùn)算，調(diào)用IP核進(jìn)行除法運(yùn)算，但這兩種方式都有個共同的問題——都是黑盒子，在進(jìn)行時序違例處理時，往往...

2023-07-04 標(biāo)簽：fpga 除法器時序 2k 0

如何在EDA工具中屏蔽冗余的違例信息

在進(jìn)行數(shù)字電路后仿真時，經(jīng)常會遇到很多時序為例，通常這些違例都是由網(wǎng)表中大量的時序檢查報出的。這些常見的時序檢查系統(tǒng)任務(wù)如下表所示：

2023-08-19 標(biāo)簽：仿真 eda 數(shù)字電路 2k 0

靜態(tài)時序分析基礎(chǔ)與應(yīng)用連載（1）

在制程進(jìn)入深次微米世代之后，晶片（IC）設(shè)計的高復(fù)雜度及系統(tǒng)單晶片（SOC）設(shè)計方式興起。

2017-02-11 標(biāo)簽：時序靜態(tài)時序 1.9k 0

用TCL定制Vivado設(shè)計實現(xiàn)流程

今天推出Xilinx已發(fā)布的《Vivado使用誤區(qū)與進(jìn)階》系列：用TCL定制Vivado設(shè)計實現(xiàn)流程。

2023-05-05 標(biāo)簽：fpga Xilinx TCL 1.9k 0

MAXQ30微控制器的模塊化冪運(yùn)算時序

32位DeepCover安全微控制器（MAXQ1050、MAXQ1850和MAXQ1103）為執(zhí)行模塊化運(yùn)算提供硬件支持。這是使用稱為模塊化算術(shù)加速器 ...

2023-01-12 標(biāo)簽：微控制器總線時序 1.8k 0

時序約束--多時鐘

對于邏輯N而言，由clka產(chǎn)生數(shù)據(jù)，clkc采樣數(shù)據(jù)，在它們周期的最小公倍數(shù)內(nèi)，最嚴(yán)格的時序是3ns產(chǎn)生數(shù)據(jù)，在4ns采樣。只要保證最嚴(yán)格的情形下，電路...

2023-04-06 標(biāo)簽：分頻器時序 1.8k 0

DRAM內(nèi)存操作與時序解析

在數(shù)字時代，DRAM（動態(tài)隨機(jī)存取存儲器）扮演著至關(guān)重要的角色。它們存儲著我們的數(shù)據(jù)，也承載著我們的記憶。然而，要正確地操作DRAM并確保其高效運(yùn)行，了...

2024-07-26 標(biāo)簽：DRAM 存儲器時序 1.8k 0

Vivado Schematic中的實線和虛線有什么區(qū)別？

2023-06-06 標(biāo)簽：fpga 時序 Schematic 1.7k 0

詳解時序路徑的相關(guān)概念

reg2reg路徑約束的對象是源寄存器（時序路徑的起點）和目的寄存器（時序路徑的終點）都在FPGA內(nèi)部的路徑。

2023-06-26 標(biāo)簽：fpga 寄存器時序 1.7k 0

時鐘域交匯相關(guān)處理錯誤的根本原因分析

本篇博文中的分析是根據(jù)真實客戶問題撰寫的，該客戶發(fā)現(xiàn)在現(xiàn)場出現(xiàn)罕見的比特翻轉(zhuǎn), 本篇博文旨在演示用于縮小根本原因范圍以及修復(fù)此問題的部分調(diào)試技巧。

2022-08-02 標(biāo)簽：時序時鐘域 Vivado 1.7k 0

FlexSPI外設(shè)如何支持行列混合尋址存儲器

關(guān)于FlexSPI外設(shè)的lookupTable，之前寫過一篇非常詳細(xì)的文章《從頭開始認(rèn)識i.MX RT啟動頭FDCB里的lookupTable》，這篇...

2022-10-13 標(biāo)簽：寄存器存儲器時序 1.7k 0

使用Virtual Eval工具了解AD7124-4/8的時序性能

在這個演示視頻中，我們將使用Virtual Eval工具來了解AD7124-4/8的時序性能，并演示Virtual Eval工具的作用。

2023-09-07 標(biāo)簽：adc Virtual 時序 1.7k 0

FlexSPI外設(shè)關(guān)于行列地址Memory支持

但是市面上也有一些特殊的存儲器（比如八線 HyperBus Flash/RAM， OctalRAM 等）采用了行列混合尋址方式，對于這類存儲器，我們在 ...

2022-10-14 標(biāo)簽：存儲器 Memory 時序 1.6k 0

有關(guān)FPGA的問答集錦

FPGA做IC的原型驗證，速度大概跑多少？很多ASIC運(yùn)行主頻遠(yuǎn)遠(yuǎn)高于FPGA，仿真能cover住嗎？

2023-06-19 標(biāo)簽：fpga 原型驗證 lvds 1.6k 0

不同操作系統(tǒng)間QoR性能存在差異

本篇博文中的分析是根據(jù)真實客戶問題撰寫的，該客戶發(fā)現(xiàn)不同操作系統(tǒng)間 QoR 性能存在差異。雖然可以理解賽靈思無法保證不同操作系統(tǒng)間的可重復(fù)性，正如&qu...

2022-08-02 標(biāo)簽：Linux WINDOWS 時序 1.6k 0

FPGA知識匯集-源同步時序系統(tǒng)

針對普通時鐘系統(tǒng)存在著限制時鐘頻率的弊端，人們設(shè)計了一種新的時序系統(tǒng)，稱之為源同步時序系統(tǒng)。它最大的優(yōu)點就是大大提升了總線的速度，在理論上信號的傳送可以...

2022-12-26 標(biāo)簽：fpga pcb 時序 1.6k 0

從WasmEdge運(yùn)行環(huán)境讀寫Rust Wasm應(yīng)用的時序數(shù)據(jù)

WebAssembly (Wasm) 正在成為一個廣受歡迎的編譯目標(biāo)，幫助開發(fā)者構(gòu)建可遷移平臺的應(yīng)用。最近 Greptime 和 WasmEdge 協(xié)作...

2023-12-22 標(biāo)簽：時序 MySQL 編譯 1.6k 0

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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