數(shù)字設(shè)計(jì)FPGA應(yīng)用：數(shù)據(jù)類型及變量、常量

本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-03 標(biāo)簽：fpga時(shí)序數(shù)據(jù)類型 2.5k 0

FPGA視頻教程：時(shí)序分析基礎(chǔ)

時(shí)序電路，是由最基本的邏輯門(mén)電路加上反饋邏輯回路（輸出到輸入）或器件組合而成的電路，與組合電路最本質(zhì)的區(qū)別在于時(shí)序電路具有記憶功能。

2019-12-13 標(biāo)簽：fpga計(jì)數(shù)器時(shí)序 2.3k 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：編譯軟件的安裝與使用

本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-03 標(biāo)簽：fpgaxilinx時(shí)序 2.3k 0

多電源IC的上電時(shí)序控制你搞明白了么

隨著集成電路時(shí)代的到來(lái)，許多功能模塊被集成到一個(gè)IC中，因而需要利用多個(gè)電源為這些模塊供電。這些電源的電壓有時(shí)候相同，但更多時(shí)候是不同的。市場(chǎng)上的片上系...

2022-12-19 標(biāo)簽：IC時(shí)序上電 2.3k 0

CAN總線位時(shí)序的介紹

CAN控制器根據(jù)兩根線上的電位差來(lái)判斷總線電平。總線電平分為顯性電平和隱性電平，二者必居其一。發(fā)送方通過(guò)使總線電平發(fā)生變化，將消息發(fā)送給接收方。 顯性電...

2023-10-27 標(biāo)簽：CAN總線時(shí)序 2.3k 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：阻塞與非阻塞

本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-03 標(biāo)簽：fpga時(shí)序 2.2k 0

時(shí)序約束：不需要檢查的路徑

時(shí)序表示動(dòng)態(tài)規(guī)?；蜻^(guò)程的時(shí)間演化。它們用于識(shí)別、建模和預(yù)測(cè)在離散時(shí)間間隔內(nèi)采樣的數(shù)據(jù)中的模式和行為?？紤]使用時(shí)間表而不是 timeseries 對(duì)象，以...

2019-12-20 標(biāo)簽：數(shù)據(jù)時(shí)序 2.2k 0

為什么使用差分信號(hào)

差分信號(hào)是一種在電子和通信系統(tǒng)中廣泛使用的信號(hào)傳輸方式，它通過(guò)比較兩個(gè)電信號(hào)之間的差異（電壓差）來(lái)傳遞信息。與單端信號(hào)不同，后者只參考一個(gè)單一的電位，差...

2024-02-16 標(biāo)簽：電壓時(shí)序差分信號(hào) 2.2k 0

時(shí)序邏輯：FPGA/ASIC電路結(jié)構(gòu)

FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic B...

2019-12-02 標(biāo)簽：fpgaasic時(shí)序 2.2k 0

時(shí)序約束：輸入演示概念

約束有很多，并且總是有先后的，先約束哪些，再約束哪些，都有講究。按工程需要，定義好步驟，這樣就能一步一步約束，逐個(gè)思考，最終完成。

2019-12-20 標(biāo)簽：時(shí)序工程 2.1k 0

SVA斷言的用法教程

SVA是System Verilog Assertion的縮寫(xiě)，即用SV語(yǔ)言來(lái)描述斷言。斷言是對(duì)設(shè)計(jì)的屬性的描述，用以檢查設(shè)計(jì)是否按照預(yù)期執(zhí)行。

2025-05-15 標(biāo)簽：模塊VerilogSystem 2.1k 0