verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

簡(jiǎn)述SystemVerilog的各種隨機(jī)化方法

我習(xí)慣將驗(yàn)證空間理解為：驗(yàn)證中原則上需要覆蓋的芯片所有有可能出現(xiàn)的工作狀態(tài)的集合。為了探索這片廣袤的驗(yàn)證空間，驗(yàn)證的時(shí)候搞出了帶有約束的隨機(jī)測(cè)試（con...

2023-01-21 標(biāo)簽：芯片 Verilog System 7.8k 0

Verilog/VHDL語(yǔ)法學(xué)習(xí)是掌握基本代碼設(shè)計(jì)的技能以及經(jīng)驗(yàn)總結(jié)

無(wú)論是VHDL還是Verilog，建議初學(xué)者先掌握其中一門(mén)。

2017-12-19 標(biāo)簽：fpga verilog vhdl 7.7k 0

如何用vcs+verdi仿真Verilog文件并查看波形呢？

我們以一個(gè)簡(jiǎn)單的加法器為例，來(lái)看下如何用vcs+verdi仿真Verilog文件并查看波形。

2023-05-08 標(biāo)簽：Verilog 加法器 VCS 7.7k 0

FPGA設(shè)計(jì)中的HLS 工具應(yīng)用

在集成電路行業(yè)飛速發(fā)展的今天，縮短產(chǎn)品開(kāi)發(fā)的周期而又不犧牲驗(yàn)證過(guò)程，這不可避免地成為了商業(yè)市場(chǎng)的一個(gè)關(guān)鍵因素。Xilinx Vivado High Le...

2018-06-04 標(biāo)簽：fpga verilog hls 7.7k 0

verilog語(yǔ)法：參數(shù)例化、賦值等

Verilog 2005 版本支持使用省略位寬的方式賦值，’b,’d,’h，采用省略位寬的方式可以向左主動(dòng)補(bǔ)齊，如果省略了進(jìn)制符合b/d/h/o,則默認(rèn)...

2022-11-23 標(biāo)簽：Verilog 參數(shù)語(yǔ)法 7.7k 0

淺談Verilog復(fù)雜時(shí)序邏輯電路設(shè)計(jì)實(shí)踐

筆試時(shí)也很常見(jiàn)。［例1］一個(gè)簡(jiǎn)單的狀態(tài)機(jī)設(shè)計(jì)－－序列檢測(cè)器序列檢測(cè)器是時(shí)序數(shù)字電路設(shè)計(jì)中經(jīng)典的教學(xué)范例，下面我們將用Verilog HDL語(yǔ)言來(lái)描...

2021-08-10 標(biāo)簽：Verilog HDL 讀寫(xiě)器 7.6k 0

仿真Xilinx網(wǎng)表

Xilinx-vivado的網(wǎng)表形式有edf和dcp兩個(gè)方式，兩個(gè)方式各有不同。對(duì)于仿真來(lái)說(shuō)，兩者均需轉(zhuǎn)換為verilog的形式進(jìn)行仿真，只是使用的命令不同。

2022-12-20 標(biāo)簽：Xilinx 仿真 Verilog 7.4k 0

vhdl轉(zhuǎn)換為verilog_VHDL和Verilog誰(shuí)更勝一籌

今天給大家分享一個(gè)VHDL和Verilog的工具。很多新手初次學(xué)習(xí)FPGA都曾遇到過(guò)一個(gè)問(wèn)題：是學(xué)Verilog OR VHDL？

2020-08-25 標(biāo)簽：Verilog vhdl 7.4k 0

矩陣鍵盤(pán)的verilog代碼分享

key_col, //鍵盤(pán)列輸入 key_row, //鍵盤(pán)行輸出 key_num, //指示哪一個(gè)按鍵按下，用0~15指示 key_vld /...

2018-05-28 標(biāo)簽：verilog 矩陣鍵盤(pán) 7.4k 0

Verilog HDL語(yǔ)言的文件調(diào)用問(wèn)題：include使用方法介紹

本文簡(jiǎn)單介紹在使用Verilog HDL語(yǔ)言時(shí)文件的調(diào)用問(wèn)題之include使用方法介紹及舉例說(shuō)明，詳見(jiàn)本文...

2013-01-24 標(biāo)簽：Verilog 源代碼預(yù)處理 7.3k 0

Verilog實(shí)現(xiàn)74LS194芯片設(shè)計(jì)程序

Verilog作為一種種硬件描述語(yǔ)言目前已經(jīng)得到了普遍運(yùn)用。本文主要介紹了Verilog特點(diǎn)、Verilog用途以及Verilog實(shí)現(xiàn)74LS194芯片...

2017-12-22 標(biāo)簽：Verilog 74LS194 7.2k 0

淺談VHDL/Verilog的可綜合性以及對(duì)初學(xué)者的一些建議

最近在寫(xiě)代碼的時(shí)候總是在思考，我寫(xiě)的這個(gè)能被綜合嗎？總是不放心，或是寫(xiě)完了綜合的時(shí)候出問(wèn)題，被搞的非常煩惱，雖然看了一些書(shū)，比如對(duì)組合邏輯用阻塞賦值，時(shí)...

2017-02-11 標(biāo)簽：Verilog HDL VHDL 7.1k 1

verilog基礎(chǔ)之規(guī)范化參數(shù)定義parameter

參數(shù)傳遞經(jīng)常用于頂層的參數(shù)傳遞給子模塊，這樣我們只需要關(guān)注頂層實(shí)體的內(nèi)容，把子模塊的內(nèi)容當(dāng)做一個(gè)黑箱子即可，這也是非常實(shí)用的。

2022-08-30 標(biāo)簽：Verilog 參數(shù) 7.1k 0

SystemVerilog/Verilog中的各種延遲模型

如果信號(hào)從0/1/z變化到x,那么此時(shí)的門(mén)傳輸延遲為上述三種延遲最小的.另外,在進(jìn)行仿真時(shí),有些邏輯門(mén)的輸出不可能會(huì)出現(xiàn)高阻態(tài)z,所以對(duì)于這些邏輯門(mén)實(shí)際...

2023-04-09 標(biāo)簽：Verilog 模型 7k 0

加法器是如何實(shí)現(xiàn)的

　verilog實(shí)現(xiàn)加法器，從底層的門(mén)級(jí)電路級(jí)到行為級(jí)，本文對(duì)其做出了相應(yīng)的闡述。

2021-02-18 標(biāo)簽：Verilog 加法器 6.9k 0

通過(guò)砷化鎵制程的PN結(jié)測(cè)量建?？梢缘贸鯲erilogA模型的正確性和通用性

本文中論述的是二極管的小信號(hào)模型，適用于半導(dǎo)體材料組成的PN結(jié)以及金屬半導(dǎo)體組成的肖特基PN結(jié)。另外，論述的二極管的模型參數(shù)適用于GaAs HBT制程的...

2018-04-22 標(biāo)簽：Verilog 建模砷化鎵 6.9k 0

Verilog中的數(shù)據(jù)位操作技巧

FPGA相比MCU而言，在數(shù)據(jù)位操作上有很明顯的優(yōu)勢(shì)。FPGA支持任意位拼接以及數(shù)據(jù)截取操作。本篇主要是總結(jié)和分享一些對(duì)數(shù)據(jù)位操作的實(shí)用語(yǔ)法技巧。內(nèi)容不...

2023-10-01 標(biāo)簽：fpga mcu Verilog 6.9k 0

Verilog語(yǔ)言中阻塞和非阻塞賦值的不同

來(lái)源：《Verilog數(shù)字系統(tǒng)設(shè)計(jì)（夏宇聞）》阻塞和非阻塞賦值的語(yǔ)言結(jié)構(gòu)是Verilog 語(yǔ)言中最難理解概念之一。甚至有些很有經(jīng)驗(yàn)的Verilog 設(shè)...

2021-08-17 標(biāo)簽：振蕩器 Verilog 阻塞 6.9k 0

數(shù)字電路設(shè)計(jì)中的一款強(qiáng)大工具—Verilog編程語(yǔ)言介紹

Verilog是一種硬件描述語(yǔ)言，用于描述數(shù)字電路的結(jié)構(gòu)和行為。與傳統(tǒng)的編程語(yǔ)言不同，Verilog更加注重電路的行為和時(shí)序特性。

2023-08-01 標(biāo)簽：寄存器 Verilog 編程 6.8k 0

一個(gè)連環(huán)無(wú)敵面試題--計(jì)數(shù)器

問(wèn)題1：如何用Verilog實(shí)現(xiàn)這個(gè)計(jì)數(shù)器？針對(duì)上述功能的計(jì)數(shù)器，應(yīng)該如何用Verilog實(shí)現(xiàn)？

2018-05-16 標(biāo)簽：Verilog 計(jì)數(shù)器 6.8k 0

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Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
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FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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面包板

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面包板是由于板子上有很多小插孔，專(zhuān)為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
candence

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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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紅外觸摸屏

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