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      標簽　>　verilog

      verilog

      +關(guān)注30人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：711個 瀏覽：113948次 帖子：943個

      verilog技術(shù)

      FPGA基礎(chǔ)設計之使用邏輯門和連續(xù)賦值對電路建模

      使用邏輯門和連續(xù)賦值對電路建模，是相對詳細的描述硬件的方法。使用過程塊可以從更高層次的角度描述一個系統(tǒng)，稱作行為級建模（behavirol modeling）。

      2023-02-08 標簽：FPGA設計編碼器Verilog 890 0

      關(guān)于對Verilog代碼的維護問題

      在不容易被發(fā)現(xiàn)的計數(shù)器的部分，別給這個計數(shù)器清零，讓他自己上溢，然后再從0開始計數(shù)，這樣還可以在滿足功能的情況下通過很多case，甚至可能到最后都不會驗出錯。

      2022-07-29 標簽：Verilog計數(shù)器 858 0

      Verilog定位手段

      在IC設計中，進行需要對關(guān)鍵信號的特定狀態(tài)進行計數(shù)，方便debug時進行狀態(tài)判斷。如對流控、反壓等信號進行計數(shù)。有時候需要進行判斷，是高電平計數(shù)還是低電平計數(shù)。

      2022-11-01 標簽：Verilog定位dma 823 0

      根據(jù)波形圖編寫Verilog代碼

      根據(jù)波形圖編寫Verilog代碼

      根據(jù)下面的時序圖實現(xiàn)這個組合邏輯電路。

      2025-02-17 標簽：Verilog波形圖組合邏輯電路 822 0

      Verilog設計中的一些避免犯錯的小技巧

      這是一個在設計中常犯的錯誤列表，這些錯誤常使得你的設計不可靠或速度較慢，為了提高你的設計性能和提高速度的可靠性你必須確定你的設計通過所有的這些檢查。

      2017-02-11 標簽：FPGAVerilog 800 0

      寫Verilog，F(xiàn)PGA和ASIC如何選擇？

      FPGA：Field（現(xiàn)場） Programmable（可編程） Gate（邏輯門） Array（陣列），F(xiàn)PGA是一種可以重構(gòu)電路的芯片，是一種硬件可...

      2023-02-03 標簽：fpgaasicVerilog 785 0

      Verilog編寫規(guī)范

      用最右邊的字符下劃線代表低電平有效,高電平有效的信號不得以下劃線表示,短暫的有效信號建議采用高電平有效。

      2025-04-11 標簽：模塊Verilog波形 768 0

      Verilog仿真事件中的延時分析

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      在實際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導延遲 (Transport delay)。

      2025-04-18 標簽：仿真Verilog時序 763 0

      FPGA開發(fā)與學習連載4

      Verilog中，用always塊設計組合邏輯電路時，在賦值表達式右端參與賦值的所有信號都必須在always @(敏感電平列表)中列出,always中i...

      2017-02-11 標簽：FPGAVerilog 690 0

      SystemVerilog中的Deep Copy概念

      shallow copy只能復制類中的對象句柄，如果我們還想為這個對象句柄實例化，并復制其中的內(nèi)容呢？

      2022-11-22 標簽：VerilogSystem函數(shù) 680 0

      Verilog設計規(guī)范包括哪些內(nèi)容

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      本文包含以下幾方面內(nèi)容，程序設計，模塊例化、運算符，模塊設計模板 目標：用最簡單，最簡潔的方式，設計最易讀，最高效的代碼

      2023-08-17 標簽：寄存器IC設計Verilog 672 0

      SystemVerilog中的靜態(tài)屬性

      一般來說，每個類實例都有它自己的變量，也就是說類的內(nèi)存空間是動態(tài)分配和釋放的。同一個類的不同實例，即使變量名稱相同，實際上也是不同的東西。

      2022-11-17 標簽：VerilogSystem 655 0

      FPGA的原理與結(jié)構(gòu) 如何快速上手Verilog HDL?

      FPGA的原理是基于SRAM的查找表結(jié)構(gòu)。通俗的講就是：可以將FPGA看做是一片SRAM，利用開發(fā)工具軟件計算出所有的輸入組合排列對應的輸出結(jié)果，然后將...

      2023-03-24 標簽：fpgaVerilogHDL 647 0

      IC設計的難點在哪里？

      一般來說，coding的難度并不是特別大，如果有詳細的設計文檔，以及較好的coding經(jīng)驗，完成代碼實現(xiàn)問題不大。 IC圈有一句話叫：一千個人眼中...

      2023-08-23 標簽：寄存器IC設計Verilog 636 0

      賽靈思公司提供的Verilog(FPGA/CPLD)設計小技巧

      這是一個在設計中常犯的錯誤列表這些錯誤常使得你的設計不可靠或速度較慢為了提高你的設計性能和提高速度的可靠性你必須確定你的設計通過所有的這些檢查 。

      2017-02-11 標簽：FPGA賽靈思Verilog 543 0

      Mill：從無到有，F(xiàn)PGA工程師創(chuàng)業(yè)的過程

      本期社區(qū)之星，我們邀請到了MYMINIEYE COO，資深FPGA工程師Mill，來給大家分享一下他從FPGA工程師到創(chuàng)業(yè)的過程。

      2019-10-14 標簽：fpgaXilinxVerilog 0 0

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        Protues
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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風標電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實驗設計制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復使用，所以非常適合電子電路的組裝、調(diào)試和訓練。
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