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在集成電路內(nèi)建自測(cè)試的過(guò)程中，電路的測(cè)試功耗通常顯著高于正常模式產(chǎn)生的功耗，因此低功耗內(nèi)建自測(cè)試技術(shù)已成為當(dāng)前的一個(gè)研究熱點(diǎn)。為了減少被測(cè)電路內(nèi)部節(jié)點(diǎn)的開(kāi)關(guān)翻轉(zhuǎn)活動(dòng)率，研究了一種隨機(jī)單輸入跳變（Random Single Input Change，RSIC）測(cè)試向量生成器的設(shè)計(jì)方案，利用VHDL語(yǔ)言描述了內(nèi)建自測(cè)試結(jié)構(gòu)中的測(cè)試向量生成模塊，進(jìn)行了計(jì)算機(jī)模擬仿真并用FPGA（EP1C6Q240C8）加以硬件實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果證實(shí)了這種內(nèi)建自測(cè)試原理電路的正確性和有效性。
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