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針對內(nèi)建自測試（Built-In Self-Test，BIST）技術(shù)的偽隨機測試生成具有測試時間過長，測試功耗過高的缺點，嚴重影響測試效率等問題，提出一種低功耗測試生成方案，該方案是基于線性反饋移位寄存器（LFSR）設(shè)計的一種低功耗測試序列生成結(jié)構(gòu)——LP-TPG（Low Power Test Pattern Generator），由于CMOS電路的測試功耗主要由電路節(jié)點的翻轉(zhuǎn)引起，所以對LFSR結(jié)構(gòu)進行改進，在相鄰向量間插入向量，這樣在保證原序列隨機特性的情況下，減少被測電路輸入端的跳變，以ISCAS’85基準電路作為驗證對象，組合電路并發(fā)故障仿真工具fsim，可得到平均功耗和峰值功耗的降低，從而達到降低功耗的效果。驗證結(jié)果表明，該設(shè)計在保證故障覆蓋率的同時，有效地降低了測試功耗，縮短了測試序列的長度，具有一定的實用性。
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