ADC3661、ADC3662和ADC3663 （ADC366x） 系列器件是低噪聲、超低功耗、16 位、10 MSPS 至 65 MSPS、高速、雙通道、模數(shù)轉(zhuǎn)換器 （ADC）。這些器件專為低噪聲性能而設(shè)計(jì)，可提供 –158 dBFS/Hz 的噪聲頻譜密度以及出色的線性度和動(dòng)態(tài)范圍。ADC366x 提供良好的直流精度和 IF 采樣支持，使這些器件適用于廣泛的應(yīng)用。高速控制環(huán)路受益于低至1個(gè)時(shí)鐘周期的短延遲。該ADC在65 MSPS時(shí)僅消耗94 mW/ch，功耗在較低采樣率下可很好地?cái)U(kuò)展。
*附件：adc3661.pdf

ADC366x 使用串行 LVDS （SLVDS） 接口輸出數(shù)據(jù)。這些設(shè)備支持雙通道、單通道和半通道選項(xiàng)。這些器件是引腳兼容系列，具有 16 位和 18 位分辨率以及不同的速度等級(jí)。這些器件采用 40 品脫 QFN 封裝 （5 x 5 mm），支持 –40°C 至 +105?C 的擴(kuò)展工業(yè)溫度范圍。

特性

• 16位10MSPS、25MSPS或65MSPS ADC
• 本底噪聲：–158 dBFS/Hz
• 低功耗：53 mW/ch （10 MSPS） 至 94 mW/ch （65 MSPS）
• 延遲：1個(gè)周期（1線SLVDS）
• 指定的 16 位，無缺失碼
• INL：± 3 LSB;DNL：± 0.7 LSB
• 參考：外部或內(nèi)部
• 輸入帶寬：900 MHz （3 dB）
• 工業(yè)溫度范圍：–40°C 至 +105°C
• 片上數(shù)字濾波器（可選）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• 串行LVDS數(shù)字接口（2線、1線和1/2線）
• 小尺寸：40-WQFN（5 mm × 5 mm）封裝
• 光譜性能（f 在 = 10 MHz）：
  • 信噪比：81.9 dBFS
  • SFDR：92dBc HD2、HD3
  • SFDR：99-dBFS 最差雜散

參數(shù)

方框圖

一、產(chǎn)品定位與核心屬性

ADC3661 是德州儀器 ADC366x 系列中的 16 位雙通道高速模數(shù)轉(zhuǎn)換器（ADC），專為低噪聲、低功耗的高精度信號(hào)采集場(chǎng)景設(shè)計(jì)，采樣速率固定為 10 MSPS，采用 40 引腳 WQFN（5mm×5mm）封裝，支持 - 40°C 至 + 105°C 工業(yè)級(jí)溫度范圍。其核心優(yōu)勢(shì)在于雙通道并行采集能力與優(yōu)異的動(dòng)態(tài)性能（噪聲基底 - 150 dBFS/Hz），同時(shí)兼顧低功耗（1 線 SLVDS 接口下典型功耗 106 mW），適用于高速數(shù)據(jù)采集、工業(yè)監(jiān)測(cè)、電力質(zhì)量分析儀、軟件無線電等對(duì)多通道同步采樣與信號(hào)精度有嚴(yán)苛要求的場(chǎng)景，且與同系列 ADC3662（25 MSPS）、ADC3663（65 MSPS）引腳兼容，便于方案靈活選型與升級(jí)。

二、關(guān)鍵性能參數(shù)

1. 精度與線性度

• 分辨率與完整性 ：16 位無缺失碼，確保全量程信號(hào)轉(zhuǎn)換無遺漏，支持 14/16/18/20 位輸出分辨率調(diào)整（14 位時(shí)截?cái)?LSB，18/20 位時(shí)補(bǔ) 0）。
• 線性誤差 ：微分非線性（DNL）典型值 ±0.6 LSB、最大值 ±0.85 LSB，積分非線性（INL）典型值 ±3 LSB、最大值 ±5 LSB，有效降低信號(hào)失真，保障直流采集精度。
• 直流特性 ：偏移誤差（VOS_ERR）典型值 ±33 LSB、最大值 ±135 LSB，偏移漂移（VOS_DRIFT）0.12 LSB/°C；增益誤差（GAIN_ERR）外接 1.6V 參考時(shí)典型值 - 0.22% FSR，內(nèi)置參考時(shí) - 0.26% FSR，增益漂移（GAIN_DRIFT）外接參考時(shí) 0.004 ppm/°C，溫漂特性優(yōu)異，寬溫環(huán)境下精度穩(wěn)定。

2. 動(dòng)態(tài)性能（典型值，外接 1.6V 參考，-1 dBFS 差分輸入）

• 信噪比（SNR） ：1.1 MHz 輸入時(shí) 82.0 dBFS，4.9 MHz 輸入時(shí) 82.0 dBFS（最大值），9.9 MHz 輸入時(shí) 81.9 dBFS，高頻場(chǎng)景下仍保持高信號(hào)純凈度。
• 無雜散動(dòng)態(tài)范圍（SFDR） ：1.1 MHz 輸入時(shí) 88 dBc，4.9 MHz 輸入時(shí) 87 dBc（最大值），9.9 MHz 輸入時(shí) 92 dBc，有效抑制雜散干擾，適配復(fù)雜信號(hào)采集。
• 總諧波失真（THD） ：1.1 MHz 輸入時(shí) 87 dBc，4.9 MHz 輸入時(shí) 87 dBc（最大值），9.9 MHz 輸入時(shí) 91 dBc，低失真特性保障微弱信號(hào)采集精度。
• 噪聲譜密度（NSD） ：無輸入信號(hào)時(shí) - 150 dBFS/Hz，為微小信號(hào)檢測(cè)提供良好基礎(chǔ)。
• 互調(diào)失真（IMD3） ：雙音輸入（3 MHz/4 MHz，-7 dBFS/tone）時(shí) 89 dBc，抗干擾能力強(qiáng)，適合多頻率混合信號(hào)場(chǎng)景。

3. 功耗與接口特性

• 功耗 ：模擬電源電流（I_AVDD）典型值 30 mA、最大值 42 mA；1 線 SLVDS 接口下 I/O 電源電流（I_IOVDD）典型值 29 mA、最大值 45 mA，1/2 擺幅模式下可降至 21 mA，2 線模式下 36 mA，功耗靈活可控。
• 延遲 ：1 線 / 1/2 線 SLVDS 接口僅 1 個(gè)時(shí)鐘周期，2 線接口 2 個(gè)時(shí)鐘周期，適配高速控制環(huán)路與實(shí)時(shí)信號(hào)處理。
• 輸入帶寬 ：3 dB 帶寬 900 MHz，支持中頻（IF）采樣，無需額外降頻電路，簡化前端設(shè)計(jì)。

三、硬件設(shè)計(jì)關(guān)鍵信息

1. 引腳功能與配置

• 模擬輸入 ：雙通道差分輸入，AINP（引腳 12，A 通道正端）、AINM（引腳 13，A 通道負(fù)端）、BINP（引腳 39，B 通道正端）、BINM（引腳 38，B 通道負(fù)端），共模電壓（VCM，引腳 8）固定 0.95 V（典型值），輸入阻抗 8 kΩ（100 kHz 時(shí)）、電容 7 pF（100 kHz 時(shí)），單通道滿量程輸入 3.2 Vpp（差分），支持雙通道同步采樣或獨(dú)立采樣。
• 電源引腳 ：AVDD（引腳 5、15、36）為模擬 1.8 V 電源，IOVDD（引腳 21、30）為數(shù)字接口 1.8 V 電源，需獨(dú)立供電避免數(shù)字噪聲耦合至模擬電路；GND（含底部散熱焊盤）與 IOGND（引腳 26）需單點(diǎn)連接，降低接地噪聲干擾。
• 控制與通信引腳 ：
  • PDN/SYNC（引腳 1）：高有效，可配置為電源關(guān)斷或多器件同步功能，內(nèi)置 21 kΩ 下拉電阻。
  • RESET（引腳 9）：硬件復(fù)位，高有效，內(nèi)置 21 kΩ 下拉電阻。
  • SPI 接口：SEN（引腳 16，片選，低有效，內(nèi)置 21 kΩ 上拉至 AVDD）、SCLK（引腳 35，時(shí)鐘，內(nèi)置 21 kΩ 下拉）、SDIO（引腳 10，數(shù)據(jù) I/O，內(nèi)置 21 kΩ 下拉），支持 20 MHz 最高時(shí)鐘頻率，24 位數(shù)據(jù)讀寫（16 位地址 + 8 位數(shù)據(jù)）。

2. 參考電壓與時(shí)鐘設(shè)計(jì)

• 參考電壓選項(xiàng) ：
  • 外接 1.6 V 參考：直接接入 VREF（引腳 2），需搭配 10 μF+0.1 μF 陶瓷旁路電容，負(fù)載電流約 1 mA。
  • 外接 1.2 V 參考：接入 REFBUF（引腳 4），通過內(nèi)部增益緩沖生成 1.6 V 參考，負(fù)載電流 < 100 μA，需在 REFBUF 與 REFGND（引腳 3）間加 10 μF+0.1 μF 旁路電容。
  • 內(nèi)置參考：生成 1.6 V 參考，輸出阻抗 8 Ω，額外消耗 1 mA 模擬電流，適合對(duì)成本敏感、精度要求中等的場(chǎng)景。
• 時(shí)鐘輸入 ：支持差分（CLKP 引腳 6、CLKM 引腳 7）與單端輸入，差分模式可 AC 耦合（內(nèi)部自偏置），單端模式需 DC 耦合至 0.9 V 中心電壓，且未使用端需 AC 接地；時(shí)鐘占空比推薦 40%-60%，高擺率時(shí)鐘可降低孔徑抖動(dòng)（典型值 180 fs），保障雙通道同步采樣精度。

3. 數(shù)字接口與數(shù)據(jù)處理

• SLVDS 接口 ：支持 2 線、1 線、1/2 線模式，1 線模式下數(shù)據(jù)速率 160 MBPS（10 MSPS 時(shí)），2 線模式下 80 MBPS/lane，需外部輸入 DCLKIN 時(shí)鐘（差分，V_ID 200-650 mVpp），且與采樣時(shí)鐘頻率鎖定，確保雙通道數(shù)據(jù)同步輸出。
• 數(shù)字下變頻器（DDC） ：可選 2/4/8/16/32 倍抽取，支持實(shí)抽取（低通濾波）與復(fù)抽?。ê?32 位 NCO，頻率可調(diào)范圍 - FS/2 至 FS/2），復(fù)抽取時(shí)可通過 DB0/1 接口實(shí)現(xiàn)雙頻段輸出，抽取后延遲增加 21-23 個(gè)輸出時(shí)鐘周期（依抽取倍數(shù)而定），同時(shí)支持雙通道數(shù)據(jù)平均功能，進(jìn)一步優(yōu)化動(dòng)態(tài)范圍。

四、功能模塊與配置

1. 模擬前端優(yōu)化

• 自動(dòng)調(diào)零（Auto-Zero） ：默認(rèn)啟用，可通過 SPI 寄存器（0x11，D0）關(guān)閉，有效降低 1/f 閃爍噪聲，提升低頻信號(hào)采集精度，4M 點(diǎn) FFT 測(cè)試顯示啟用后低頻段噪聲抑制顯著。
• 采樣干擾濾波器 ：推薦根據(jù)輸入頻率選擇：DC-30 MHz 場(chǎng)景用 33 Ω 電阻 + 180 nH 電感 + 100 pF 電容；30-70 MHz 場(chǎng)景用 33 Ω 電阻 + 120 nH 電感 + 100 pF+82 pF 電容，吸收采樣開關(guān)產(chǎn)生的毛刺，減少干擾。
• 雙通道同步與平均 ：支持雙通道輸入信號(hào)同步采集，可通過 SPI 配置（0x24，D5）啟用通道平均功能，將兩通道輸出均值（(A+B)/2）作為最終輸出，未相關(guān)噪聲降低 3 dB，進(jìn)一步提升動(dòng)態(tài)性能。

2. 數(shù)字功能配置

• 輸出格式化 ：支持 14/16/18/20 位輸出分辨率，通過輸出位映射器（0x39-0x60、0x61-0x88 寄存器）調(diào)整位序；數(shù)據(jù)格式可通過 SPI 寄存器（0x8F、0x92）配置為二進(jìn)制補(bǔ)碼（默認(rèn)）或偏移二進(jìn)制，適配不同后端處理需求。
• 測(cè)試模式 ：支持斜坡（RAMP）、自定義固定模式，通過 0x14-0x16 寄存器配置，用于數(shù)字接口連通性測(cè)試，斜坡步長需匹配 ADC 原生分辨率（16 位對(duì)應(yīng) 00100）。
• 電源管理 ：支持全局電源關(guān)斷（功耗低至 5 mW，內(nèi)置參考）與局部模塊關(guān)斷（如時(shí)鐘緩沖、參考放大器、輸出驅(qū)動(dòng)），通過 0x08、0x09、0x0D 寄存器配置，平衡功耗與喚醒時(shí)間，適配低功耗待機(jī)場(chǎng)景。

3. SPI 寄存器關(guān)鍵配置

• 接口配置 ：0x07 寄存器選擇輸出接口映射（16 位 1 線 SLVDS 對(duì)應(yīng) 0x6C），0x13 寄存器加載 E-Fuse 配置（需等待 1 ms），0x19 寄存器設(shè)置 FCLK 源與分頻（復(fù)抽取時(shí) FCLK_SRC=1）。
• 抽取配置 ：0x24 寄存器使能 DDC（D1=1）與數(shù)字通路（D2=1），0x25 寄存器設(shè)置抽取倍數(shù)（如 8 倍復(fù)抽取對(duì)應(yīng) 0x30），0x2A-0x2D、0x31-0x34 寄存器配置 NCO 頻率（公式為 NCO 值 = f_NCO × 232 / F_S，F(xiàn)_S 為采樣速率）。
• 增益與相位 ：0x26 寄存器設(shè)置 mixer 增益（復(fù)抽取推薦 6 dB 補(bǔ)償混合損耗），0x27、0x2E 寄存器調(diào)整 I/Q 輸出順序與延遲，確保雙通道數(shù)據(jù)同步。

五、應(yīng)用設(shè)計(jì)與布局建議

1. 典型應(yīng)用電路

以工業(yè)雙通道同步監(jiān)測(cè)系統(tǒng)為例，前端采用 THS4541 全差分放大器（支持 DC-70 MHz，3.3 V/-1 V 供電時(shí)輸出擺幅 6.8 Vpp），搭配 DC-30 MHz 采樣干擾濾波器（33 Ω 電阻 + 180 nH 電感 + 100 pF 電容），ADC 配置外接 1.6 V 參考（VREF 引腳接 REF5016），雙通道同步采集工業(yè)傳感器信號(hào)，數(shù)據(jù)通過 1 線 SLVDS 傳輸至 FPGA 進(jìn)行實(shí)時(shí)處理，時(shí)鐘采用差分晶振（如 Si5351，抖動(dòng) < 100 fs），保障雙通道采樣同步性。

2. 電源設(shè)計(jì)

• 推薦架構(gòu) ：采用 “開關(guān)電源 + LDO” 組合，如 TPS62821（開關(guān)電源，效率 90%+）+TPS7A4701（LDO，噪聲 < 10 μVrms），AVDD 與 IOVDD 獨(dú)立供電，電源路徑串聯(lián)鐵氧體磁珠（如 BLM18PG102SN1）抑制高頻噪聲；若采用單一開關(guān)電源，需設(shè)計(jì)紋波濾波電路，陷波頻率匹配開關(guān)頻率，避免噪聲耦合至模擬電路。
• 旁路電容 ：AVDD、IOVDD 引腳旁就近放置 10 μF（鉭電容）+0.1 μF（陶瓷電容），VREF、REFBUF 引腳旁放置 10 μF+0.1 μF 陶瓷電容，減少參考電壓波動(dòng)與電源紋波影響。

3. 布局 Guidelines

• 模擬信號(hào) ：AINP/AINM、BINP/BINM、CLKP/CLKM 采用 100 Ω 差分布線，長度匹配（誤差 <50 mil），避免過孔，減少阻抗不連續(xù)；模擬區(qū)域與數(shù)字區(qū)域（如 DA0/1、DB0/1）間距> 200 mil，降低串?dāng)_。
• 參考電壓 ：VREF、REFBUF 引腳旁路電容直接焊接在頂層，無過孔，REFGND 與模擬地單點(diǎn)連接，減少參考電壓噪聲。
• 散熱 ：底部散熱焊盤（GND PAD）需通過過孔連接至內(nèi)層地平面，確保結(jié)溫（T_J）不超過 105°C（推薦結(jié)溫 < 85°C 以延長壽命），雙通道滿負(fù)荷工作時(shí)需評(píng)估散熱效率。