1 PCB（印刷電路板）

由于技術(shù)原因，最好使用多層PCB的單獨一層專用于接地（VSS），另一層專用于VDD供電。這提供了不錯的去耦和屏蔽效果。對于很多應(yīng)用，由于經(jīng)濟(jì)原因不能使用此類板。在這種情況下，主要要求就是要確保接地和供電有良好的結(jié)構(gòu)。2 元件位置 PCB的初始布局必須將電路分為不同模塊： ? 高電流電路 ? 低電壓電路 ? 數(shù)字元件電路 ? 根據(jù)電路的EMI影響分離電路，以降低因 PCB 上的交叉耦合產(chǎn)生的噪音 3 接地和供電 必須遵守與接地相關(guān)的以下規(guī)則： ? 使每個塊（噪聲、低電平敏感、數(shù)字或其他）單獨接地。? 將所有接地返回為一個點。 ? 避免出現(xiàn)環(huán)路（或確保其具有最小面積）。為提高模擬性能，用戶必須對VDD和VDDA使用單獨的電源，將去耦電容放置在離器件盡可能近的位置。供電（VSS、VDD、VSSA、VDDA、VDDUSB、VDDIO2或 VDDSMPS）必須靠近地線實現(xiàn)，以最小化供電環(huán)的面積。這是因為供電環(huán)起到了天線及EM主發(fā)收的作用。所有無元件的PCB區(qū)域都必須填充額外的接地，以創(chuàng)造屏蔽環(huán)境（尤其是當(dāng)使用單層PCB時）。 4 去耦 所有供電和接地引腳都必須適當(dāng)連至供電電源。這些連接（包括焊盤、線和過孔）都必須有盡可能低的阻抗。典型情況下，這可通過使用粗的線寬做到，最好在多層PCB中使用專用供電層。此外，每個供電電源對都必須使用濾波陶瓷電容（100nF）及約10μF 的鉭電容或陶瓷電容去耦，兩個電容并聯(lián)在器件上。在某些封裝中，多個VDD引腳使用同一個VSS引腳，而不是一對電源引腳（每個VDD對應(yīng)一個VSS）。這種情況下，電容必須處于每個VDD引腳和公共VSS引腳之間。這些電容必須放置在PCB 盡可能接近適當(dāng)引腳的位置，或在這些引腳下面 PCB 的底層。其典型值為10至100nF，但準(zhǔn)確值取決于應(yīng)用需要。

下圖顯示了這種VDD/VSS引腳對的典型布局。

5 其它信號 當(dāng)設(shè)計應(yīng)用時，可通過仔細(xì)研究以下幾點來提高EMC性能：? 臨時擾動會永久影響運行過程的信號（中斷和握手選通信號就是這個情況，但LED指令不是這個情況）對于這些信號，可使用周圍接地跟蹤、更短的長度、無噪聲、附近敏感跟蹤（串?dāng)_影響）提高EMC性能。對于數(shù)字信號，兩個邏輯狀態(tài)必須達(dá)到可能的最佳電氣邊界。建議使用慢速施密特觸發(fā)器消除寄生狀態(tài)。? 噪聲信號（例如：時鐘） ? 敏感信號（例如：高阻） 6 不使用的 I/O 和特性 所有微控制器都是為多種應(yīng)用設(shè)計的，通常一個應(yīng)用不會使用100 %的MCU資源。為了提高EMC性能和避免額外功耗，器件不使用的功能必須禁用且與時鐘樹斷開連接，如下：? 不使用的時鐘源必須禁用。? 不使用的I/O不得浮空。? 不使用的I/O引腳必須由軟件配置為模擬輸入，且必須通過外部或內(nèi)部上拉或下拉連接到固定邏輯電平0或1，或使用軟件配置為輸出模式。