如今，由于系統(tǒng)和擴(kuò)展復(fù)雜性不斷增加，高性能計(jì)算（HPC）、人工智能和汽車等應(yīng)用的變革前景充滿了挑戰(zhàn)，而Multi-Die系統(tǒng)（集成多個(gè)異構(gòu)裸片或小芯片）可以幫助應(yīng)對。通過在單個(gè)封裝中集成多個(gè)裸片，開發(fā)者可以高效地創(chuàng)造功能更加先進(jìn)的創(chuàng)新產(chǎn)品，重復(fù)使用經(jīng)驗(yàn)證的裸片以降低風(fēng)險(xiǎn)，縮短產(chǎn)品上市時(shí)間，并快速打造系統(tǒng)功耗和性能都經(jīng)過優(yōu)化的新產(chǎn)品型號。隨著先進(jìn)封裝技術(shù)的出現(xiàn)，再加上基于標(biāo)準(zhǔn)的IP以及針對此類架構(gòu)優(yōu)化的芯片設(shè)計(jì)和驗(yàn)證工具流程等等，Multi-Die系統(tǒng)的開發(fā)變得更加簡單。

UCIe：互操作性的基石

UCIe與其他新興Die-to-Die規(guī)范不同的是，它為Die-to-Die互連定義了一個(gè)完整的堆棧。這確保了兼容設(shè)備之間的互操作性。該標(biāo)準(zhǔn)提供了非常引人注目的性能指標(biāo)，并支持各種先進(jìn)封裝（硅中介層、硅橋和RDL扇出）和標(biāo)準(zhǔn)封裝（有機(jī)基板和層壓板）。在UCIe涵蓋的三個(gè)堆棧層中，PHY層為封裝介質(zhì)提供電氣接口。

單片片上系統(tǒng)（SoC）的設(shè)計(jì)過程通常是按照從IP到芯片再到封裝的順序進(jìn)行的。但在設(shè)計(jì)Multi-Die系統(tǒng)時(shí)，開發(fā)者需要采用整體性方法，以便考慮所有相互依賴關(guān)系。換言之，裸片接口設(shè)計(jì)與要采用的封裝之間緊密相關(guān)。新思科技的UCIe PHY IP采用了一種靈活的架構(gòu)，能夠同時(shí)支持先進(jìn)和標(biāo)準(zhǔn)的封裝技術(shù)，帶寬效率最高可達(dá)5Tbps/mm。該IP是完整UCIe解決方案的一部分，包括控制器IP和驗(yàn)證IP。UCIe控制器IP支持PCI Express和CXL等通用協(xié)議，并通過流媒體協(xié)議實(shí)現(xiàn)安全、低延遲的NoC到NoC鏈接。UCIe驗(yàn)證解決方案、驗(yàn)證IP及用于仿真和硬件輔助平臺的事務(wù)處理器，包括ZeBu硬件加速系統(tǒng)和HAPS原型解決方案，可以幫助基于UCIe的互連系統(tǒng)更快地實(shí)現(xiàn)驗(yàn)證收斂。

UCIe PHY IP是與新思科技3DIC Compiler平臺協(xié)同開發(fā)的，旨在提供專門的實(shí)現(xiàn)方案來使2.5D異構(gòu)集成的UCIe布線實(shí)現(xiàn)自動(dòng)化，從而提高生產(chǎn)力。

驅(qū)動(dòng)Multi-Die系統(tǒng)設(shè)計(jì)

取得成功