Testbench編寫指南（1）基本組成與示例

生成時鐘信號

生成測試激勵

顯示結(jié)果

簡單示例

設(shè)計規(guī)則

對于小型設(shè)計來說，最好的測試方式便是使用TestBench和HDL仿真器來驗證其正確性。一般TestBench需要包含這些部分：實例化待測試設(shè)計、使用測試向量激勵設(shè)計、將結(jié)果輸出到終端或波形窗口便于可視化觀察、比較實際結(jié)果和預(yù)期結(jié)果。下面是一個標(biāo)準(zhǔn)的HDL驗證流程：

TestBench可以用VHDL或Verilog、SystemVerilog編寫，本文以Verilog HDL為例。FPGA設(shè)計必須采用Verilog中可綜合的部分子集，但TestBench沒有限制，任何行為級語法都可以使用。本文將先介紹TestBench中基本的組成部分。

生成時鐘信號

使用系統(tǒng)時鐘的設(shè)計在TestBench中必須要生成時鐘信號，該功能實現(xiàn)起來也非常簡單，示例代碼如下：
parameter ClockPeriod = 10;

//方法1 initial begin forever clock = #(ClockPeriod/2) ~ Clock; end //方法2 initial begin always #(ClockPeriod/2) Clock = ~Clock; end

生成測試激勵

只有給設(shè)計激勵數(shù)據(jù)，才能得到驗證結(jié)果。提供激勵的方法有兩種，絕對時間激勵以仿真時刻0為基準(zhǔn)，給信號賦值，示例如下：

initial begin reset = 1; load = 0; count = 0; #100 reset = 0; #20 load = 1; #20 count = 1; end ‘#’用于指定等待的延遲時間，之后才會執(zhí)行下一個激勵。相對時間激勵給信號一個初始值，直到某一事件發(fā)生后才觸發(fā)激勵賦值，示例如下： always @ (posedge clk) tb_cnt <= tb_cnt + 1; initial begin ? ?if (tb_cnt <= 5) begin ? ? ? ?reset = 1; ? ? ? ?load = 0; ? ? ? ?count = 0; ? ?end ? ?else begin ? ? ? ?reset = 0; ? ? ? ?load = 1; ? ? ? ?count = 1; ? ?end end

根據(jù)需要，可以同時使用兩種方法。每一個initial塊、always塊之間都是并行工作的關(guān)系，但在initial塊內(nèi)部是順序地處理事件。因此復(fù)雜的激勵序列應(yīng)該分散到多個initial或always塊中，以提高代碼可讀性和可維護性。

顯示結(jié)果

Verilog中可以使用display和display和display和monitor系統(tǒng)任務(wù)來顯示仿真結(jié)果，示例代碼如下：

initial begin $timeformat(-9, 1, "ns", 12); $display(" Time clk rst ld sftRg data sel"); $monitor("%t %b %b %b %b %b %b", $realtime, clock, reset, load, shiftreg, data, sel); end

$display會將雙引號之間的文本輸出到終端窗口。$monitor的輸出為事件驅(qū)動型，如上例中$realtime變量用于觸發(fā)信號列表的顯示，%t表示$realtime以時間格式輸出，%b表示其余值以二進制格式輸出。其余還有%d、%h、%o等與慣例相同。

簡單示例

下面是一個簡單的移位寄存器Verilog設(shè)計示例：

module shift_reg (clock, reset, load, sel, data, shiftreg); input clock; input reset; input load; input [1:0] sel; input [4:0] data; output [4:0] shiftreg; reg [4:0] shiftreg; always @ (posedge clock) begin if (reset) shiftreg = 0; else if (load) shiftreg = data; else case (sel) 2'b00 : shiftreg = shiftreg; 2'b01 : shiftreg = shiftreg << 1; ? ? ? ? ? ?2'b10 : shiftreg = shiftreg >> 1; default : shiftreg = shiftreg; endcase end endmodule

下面給出上述設(shè)計的TestBench示例：

module testbench; // 申明TestBench名稱 reg clock; reg load; reg reset; // 申明信號 wire [4:0] shiftreg; reg [4:0] data; reg [1:0] sel; // 申明移位寄存器設(shè)計單元 shift_reg dut(.clock (clock), .load (load), .reset (reset), .shiftreg (shiftreg), .data (data), .sel (sel)); initial begin // 建立時鐘 clock = 0; forever #50 clock = ~clock; end initial begin // 提供激勵 reset = 1; data = 5'b00000; load = 0; sel = 2'b00; #200 reset = 0; load = 1; #200 data = 5'b00001; #100 sel = 2'b01; load = 0; #200 sel = 2'b10; #1000 $stop; end initial begin // 打印結(jié)果到終端 $timeformat(-9,1,"ns",12); $display(" Time Clk Rst Ld SftRg Data Sel"); $monitor("%t %b %b %b %b %b %b", $realtime, clock, reset, load, shiftreg, data, sel); end endmodule

TestBench中包括實例化設(shè)計、建立時鐘、提供激勵、終端顯示幾個部分。每個initial塊之間都從0時刻開始并行執(zhí)行。$stop用來指示仿真器停止TestBench仿真（建議每個TestBench中都有至少一個$stop）。$monitor會在終端以ASCII格式打印監(jiān)測結(jié)果。

設(shè)計規(guī)則

下面給出一些編寫TestBench的基本設(shè)計規(guī)則：

了解仿真器特性：不同的仿真器由不同的特性、能力和性能差異，可能會產(chǎn)生不同的仿真結(jié)果。仿真器可分為兩類：（1）.基于事件，當(dāng)輸入、信號或門的值改變時調(diào)度仿真器事件，有最佳的時序仿真表現(xiàn)；（2）.基于周期，在每個時鐘周期優(yōu)化組合邏輯和分析結(jié)果，比前者更快且內(nèi)存利用效率高，但時序仿真結(jié)果不準(zhǔn)確。即使是基于事件的仿真器，在調(diào)度事件時采用不同的算法也會影響到仿真性能（比如同一仿真時刻發(fā)生了多個事件，仿真器需要按一定的序列依次調(diào)度每個事件）。了解仿真器特性有一定必要，但目前最常用的ModelSim、Vivado Simulator等仿真器也已經(jīng)非常強大。

避免使用無限循環(huán)：仿真器調(diào)度事件時，會增加CPU和內(nèi)存的使用率，仿真進程也會變慢。因此除非迫不得已（比如利用forever生成時鐘信號），盡量不要使用無限循環(huán)。

將激勵分散到多個邏輯塊中：Verilog中的每個initial塊都是并行的，相對于仿真時刻0開始運行。將不相關(guān)的激勵分散到獨立的塊中，在編寫、維護和更新testbench代碼時會更有效率。

避免顯示不重要的數(shù)據(jù)：對于大型設(shè)計來說，會有超過10萬個事件和大量的信號，顯示大量數(shù)據(jù)會極度拖慢仿真速度。因此最好的做法是每隔N個時鐘周期顯示重要信號的數(shù)據(jù)，以保證足夠的仿真速度。

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