對新設(shè)計方法的需求

當(dāng)今日益復(fù)雜的電子產(chǎn)品中所使用的先進設(shè)計正在不斷對器件密度、性能和功耗的極限發(fā)起挑戰(zhàn)，同時也對設(shè)計團隊提出了挑戰(zhàn)，要求他們在限定的預(yù)算內(nèi)按時完成設(shè)計目標。 應(yīng)對這些設(shè)計挑戰(zhàn)的高效方法之一是將更多時間投入到更高的抽象層，這樣即可最大程度縮短驗證時間和提升工作效率。對新設(shè)計方法的需求在下圖中得到了充分體現(xiàn)，其中每個區(qū)域的面積分別代表設(shè)計流程中每個階段的開發(fā)工作量的比例。

對傳統(tǒng) RTL 方法而言，大部分工作主要耗費在實現(xiàn)的細節(jié)工作上。

在高效設(shè)計方法中，大部分工作主要集中于設(shè)計系統(tǒng)和驗證構(gòu)建的系統(tǒng)是否正確。

關(guān)于本指南

賽靈思可編程器件含有數(shù)百萬個邏輯單元 （LC），并且集成的現(xiàn)代復(fù)雜電子系統(tǒng)也與日俱增。本高效設(shè)計方法指南提供了一整套最佳做法，旨在于較短的設(shè)計周期內(nèi)完成此類復(fù)雜系統(tǒng)的創(chuàng)建。

本方法指南主要圍繞下列概念展開：

使用并行開發(fā)流程來提供有價值的差分邏輯，使您的產(chǎn)品在市場中脫穎而出，并提供 shell 用于將此類差分邏輯與生態(tài)系統(tǒng)其余部分有機整合。

廣泛使用基于 C 語言的 IP 開發(fā)流程實現(xiàn)差分邏輯，使仿真速度較 RTL 仿真成倍增長，并提供時序精確且經(jīng)過最優(yōu)化的 RTL。

使用現(xiàn)有預(yù)驗證的塊級和組件級 IP 來快速構(gòu)建 shell，將差分邏輯封裝到系統(tǒng)中。

使用腳本來實現(xiàn)從設(shè)計精確性驗證到 FPGA 編程在內(nèi)整個流程的高度自動化。

本指南中的建議是根據(jù)多年來廣泛收集的專家級用戶經(jīng)驗總結(jié)而成的。與傳統(tǒng) RTL 設(shè)計方法相比，這些建議持續(xù)不斷實現(xiàn)了各方面提升，包括：

1） 設(shè)計開發(fā)時間加快 4 倍。

2） 衍生設(shè)計開發(fā)時間加快 10 倍。

3） 結(jié)果質(zhì)量 (QoR) 提高 0.7 倍到 1.2 倍。

雖然本指南以大型復(fù)雜設(shè)計為重點，但其中論述的做法也同樣適用于并已成功應(yīng)用到下列各類設(shè)計中：

● 數(shù)字信號處理

● 圖像處理

● 視頻

● 雷達

● 汽車

● 處理器加速

● 無線

● 存儲

● 控制系統(tǒng)

傳統(tǒng)方法與高效設(shè)計方法的區(qū)別

傳統(tǒng)設(shè)計方法

傳統(tǒng)設(shè)計開發(fā)首先是由有經(jīng)驗的設(shè)計人員預(yù)估如何使用新技術(shù)來實現(xiàn)自己的設(shè)計、完成寄存器傳輸級（RTL）的設(shè)計捕獲、通過綜合和布局布線執(zhí)行一些嘗試以確認自己的預(yù)估是否正確，然后繼續(xù)開展設(shè)計其余部分的捕獲工作。在此過程中通常需要逐一對每個塊進行綜合，以重復(fù)確認設(shè)計的實現(xiàn)細節(jié)是否可接受。 確認設(shè)計能否提供所需功能的主要方法是對 RTL 進行仿真。由于 RTL 可提供極為詳細的位精度和周期精度描述，雖然這些描述精度極高，但此流程仍較為緩慢且易于出錯。僅當(dāng)在 RTL 中捕獲設(shè)計中的所有塊之后才能執(zhí)行完整的系統(tǒng)驗證，這往往會導(dǎo)致對 RTL 進行反復(fù)調(diào)整。在系統(tǒng)中的全部塊驗證完畢后，即可對其進行集中布局布線，此時才能完全確認先前預(yù)估的時序和面積的精確性，或者發(fā)現(xiàn)其中不精確的地方。這也往往會導(dǎo)致對 RTL 進行更改、重新啟動系統(tǒng)驗證以及重新進行實現(xiàn)。 設(shè)計人員現(xiàn)在通常需要在給定工程中實現(xiàn)數(shù)十萬行 RTL 代碼，把大部分設(shè)計時間都用在實現(xiàn)的細節(jié)工作上。如圖 1-1 所示，設(shè)計人員把更多時間用在設(shè)計的實現(xiàn)上，而不是設(shè)計出使所有產(chǎn)品保持競爭力所需的新穎創(chuàng)新的解決方案。

無論是采用更新的技術(shù)以提升性能，還是采用更緩慢的技術(shù)以提供更具競爭力的定價，都意味著必須重寫大部分 RTL，并且設(shè)計人員必須重新實現(xiàn)寄存器間的大量邏輯。

高效設(shè)計方法指南

高效設(shè)計方法沿襲了傳統(tǒng) RTL 方法的基本步驟，如圖 1-1 所示。但是，它能夠讓設(shè)計人員把更多時間用來設(shè)計增值解決高效設(shè)計方法，該方法的主要特性包括：

提出了隨差分邏輯并行開發(fā)并驗證的 shell 概念。此 shell 包含差分邏輯，用于捕獲獨立設(shè)計工程中的 I/O 外設(shè)和接口。

使用基于 C 語言的 IP 仿真，使仿真時間相比于傳統(tǒng) RTL 仿真縮短多個數(shù)量級，為設(shè)計人員提供了設(shè)計理想解決方案的時間。

借助賽靈思 VivadoDesign Suite 利用基于 C 語言的 IP 開發(fā)、IP 復(fù)用和標準接口，實現(xiàn)時序收斂的高度自動化。

使用 Vivado IP 目錄輕松復(fù)用您自己的塊級和組件級 IP，還能輕松獲取賽靈思 IP，這些 IP 均已驗證且已知在技術(shù)中能夠有效。

高效設(shè)計方法中的所有步驟都能交互執(zhí)行，也可使用命令行腳本來執(zhí)行。所有人工交互的結(jié)果均可保存到腳本，實現(xiàn)從設(shè)計仿真直至 FPGA 編程的整個流程的完全自動化。根據(jù)您的設(shè)計和 RTL 系統(tǒng)級仿真的運行時間，該流程通常在任何 RTL 設(shè)計仿真完成之前即可在開發(fā)板上生成 FPGA 比特流并對設(shè)計進行測試。

創(chuàng)建衍生設(shè)計時，效率提升將更為明顯?；?C語言的 IP 能夠與不同器件、技術(shù)和時鐘速度輕松對應(yīng)，就像更改工具選項一樣簡單。完全腳本化的流程與通過 C 語言綜合實現(xiàn)的自動時序收斂意味著能夠快速完成衍生設(shè)計的驗證和組裝。

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