本專題為FPGA設(shè)計(jì)語(yǔ)言技術(shù)專題，像 Verilog 和 VHDL 之類的硬件描述語(yǔ)言 (HDL) 主要用于描述硬件行為，以便將其轉(zhuǎn)換為由組合門電路和時(shí)序元件組成的數(shù)字塊。為了驗(yàn)證 HDL 中的硬件描述正確無(wú)誤，就需要具有更多功能特性的面向?qū)ο蟮木幊陶Z(yǔ)言 (OOP) 來(lái)支持復(fù)雜的測(cè)試過(guò)程，這種語(yǔ)言通常被稱為硬件驗(yàn)證語(yǔ)言 (HVL)。