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• Xilinx FPGA異步復位同步釋放—同步后的復位該當作同步復位還是異步復位？

  針對異步復位、同步釋放，一直沒搞明白在使用同步化以后的復位信號時，到底是使用同步復位還是異步復位？...

  2175次閱讀 · 0評論 寄存器觸發(fā)器FDRBRAMFPGA開發(fā)板
  

• 不得不讀的Xilinx FPGA復位策略

  盡量少使用復位，特別是少用全局復位，能不用復位就不用，一定要用復位的使用局部復位；...

  3342次閱讀 · 0評論 FPGA設(shè)計微處理器觸發(fā)器電源芯片GSR
  

• FPGA的數(shù)字信號處理：重寫FIR邏輯以滿足時序要求

  當在目標 FPGA 芯片中布局和布線時，首先在 Vivado 中確定時序要求....

  1027次閱讀 · 0評論 存儲器DDSRTLfir濾波器FPGA芯片
  

• 基于FPGA的PWM脈寬調(diào)制

  我們還是先從脈沖寬度調(diào)制的基礎(chǔ)說起。脈沖寬度調(diào)制，英文縮寫為：PWM（Pulse Width Modulation），是通過數(shù)字信號實現(xiàn)對模擬電路控制的一種非常有效的技術(shù)，常被廣泛應(yīng)用于測量、通信、功率控制與變換等眾多領(lǐng)域。...

  2134次閱讀 · 0評論 led燈計數(shù)器PWM信號FPGA開發(fā)板PWM脈寬調(diào)制
  

• 基于FPGA開發(fā)板流水燈的設(shè)計實現(xiàn)

  流水燈，有時候也叫跑馬燈，是一個簡單、有趣又經(jīng)典的實驗，基本所有單片機的玩家們在初期學習的階段都做過。本次我們也來介紹一下如何通過小腳丫FPGA實現(xiàn)一個流水燈。...

  1956次閱讀 · 0評論 單片機計數(shù)器譯碼器流水燈FPGA開發(fā)板
  

• 時序邏輯電路之時鐘分頻設(shè)計

  和單片機一樣，F(xiàn)PGA開發(fā)板上也都會配有晶振用來生成板載時鐘。前一篇我們提到了小腳丫的固定板載時鐘頻率為12MHz，這個頻率實際上就是作為我們的時間參考基準。...

  2537次閱讀 · 0評論 單片機led燈觸發(fā)器時序邏輯電路FPGA開發(fā)板
  

• 基于FPGA的數(shù)字電路實驗：時序電路之觸發(fā)器

  時間的重要性不言而喻，加上時間這個維度就如同X-Y的平面加上了一個Z軸，如同打開了一個新的世界。所以今天我們就要來聊聊時序電路。...

  1011次閱讀 · 0評論 時序電路鎖存器觸發(fā)器FPGA開發(fā)板
  

• 基于FPGA采用模塊化思路設(shè)計一個譯碼器

  本次實驗的任務(wù)是構(gòu)建一個3-8譯碼器，且將譯碼結(jié)果通過小腳丫的LED燈顯示。...

  1722次閱讀 · 0評論 led燈譯碼器數(shù)字電路FPGA開發(fā)板Verilog語言
  

• 怎么通過搗鼓FPGA板把數(shù)碼管給點亮并顯示有效信息？

  今天我們?nèi)蝿?wù)是通過小腳丫板載的兩個數(shù)碼管來顯示字符，所以首先我們要了解一下數(shù)碼管的基本工作原理，接下來再研究怎么通過搗鼓小腳丫把數(shù)碼管給點亮，并且顯示出有效信息。...

  2123次閱讀 · 0評論 FPGA設(shè)計led燈數(shù)碼管譯碼器門電路
  

• 怎么去設(shè)計一個基于FPGA的二進制比較器呢？

  前一篇文章我們介紹了通過小腳丫FPGA核心開發(fā)板來進行門電路的實驗過程。當然，我們還可以畫出更多復雜的門電路組合，并且通過小腳丫FPGA輕松實現(xiàn)對應(yīng)的輸入/輸出特性的定義?，F(xiàn)在，我們利用小腳丫來學習更多具有特定功能的實用組合邏輯電路。...

  2595次閱讀 · 0評論 led燈比較器數(shù)字電路FPGA開發(fā)板Verilog語言
  

• 通過小腳丫FPGA核心開發(fā)板來進行門電路的設(shè)計

  在數(shù)字電路中，門電路是最基本的構(gòu)成單位，可以說，任何復雜的數(shù)字電路系統(tǒng)都可以通過我們耳熟能詳?shù)呐c門，非門，或門，與非門，異或門等等組合實現(xiàn)。...

  1783次閱讀 · 0評論 FPGA設(shè)計led燈MOS管數(shù)碼管門電路
  

• 簡易FM信號解調(diào)的FPGA實現(xiàn)過程講解

  FM解調(diào)需要去掉載波得到基帶的信號，考慮到FM的特殊性，使用參考資料1中的小角度近似解調(diào)算法...

  8036次閱讀 · 0評論 濾波器FPGA設(shè)計正弦波乘法器觸發(fā)器
  

• 簡易FM信號調(diào)制的FPGA實現(xiàn)過程講解

  AM是幅度調(diào)制，因此只需要將基帶信號與載波信號相乘；FM是頻率調(diào)制，以頻率的變化來表示基帶信號。...

  2978次閱讀 · 0評論 fpgaDDS乘法器Verilog語言
  

• 簡易AM信號調(diào)制的FPGA實現(xiàn)過程簡單講解

  首先，為什么是AM信號的調(diào)制過程，是因為在短時間情況下，AM信號的實現(xiàn)相對簡單，而且上述提到的幾個模塊都可以得到使用和驗證。...

  1933次閱讀 · 0評論 fpgaROMDDS乘法器LPM
  

• 介紹FPGA在線調(diào)試的一大利器—VIO

  之前的文章介紹了FPGA在線調(diào)試的方法，包括選定抓取信號，防止信號被優(yōu)化的方法等等。...

  9319次閱讀 · 0評論 FPGA設(shè)計DDS觸發(fā)器SPI接口LPM
  

• FPGA在線調(diào)試信號被優(yōu)化原因分析及防止優(yōu)化方法總結(jié)

  而我們常常會使用代碼中的信號名來抓取信號，后期布局布線階段，無法找到對應(yīng)的電路信號，可能會導致無法抓取信號或者布局布線失敗。...

  3320次閱讀 · 0評論 fpga計數(shù)器狀態(tài)機Verilog語言
  

• 基于PASCAL的高級編程語言——SCL編程語言

  根據(jù)該標準，可對用于可編程邏輯控制器的編程語言進行標準化。SCL 編程語言實現(xiàn)了該標準中定義的 ST 語言 (結(jié)構(gòu)化文本) 的 PLCopen 初級水平。...

  3636次閱讀 · 0評論 編程語言SCL可編程邏輯控制器
  

• FPGA布局及資源優(yōu)化

  Resource:兩片F(xiàn)PGA通過X12 gth互聯(lián)；每片F(xiàn)PGA使用48路serdes走光口與板外連接；...

  1311次閱讀 · 0評論 fpgaDDR3sRIORTLlvds接口
  

• FPGA純verilog編解碼SDI實現(xiàn)流程

  一是使用專用編解碼芯片，比如典型的接收器GS2971，發(fā)送器GS2972，優(yōu)點是簡單，比如GS2971接收器直接將SDI解碼為并行的YCRCB，GS2972發(fā)送器直接將并行的YCRCB編碼為SDI視頻，缺點是成本較高，可以百度一下GS2971和GS2972的價格...

  3235次閱讀 · 0評論 FPGA設(shè)計DDR3接收器RGB編解碼芯片
  

• FPGA在線調(diào)試的方法簡單總結(jié)

  Xilinx被AMD收購的事情把我震出來了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠，不知道該從何講起，就說說FPGA的在線調(diào)試的一些簡單的操作方法總結(jié)。...

  2590次閱讀 · 0評論 FPGA設(shè)計RTLAXI總線FPGA芯片
  
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