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　　Vivado設計套件，是FPGA廠商賽靈思公司2012年發(fā)布的集成設計環(huán)境。包括高度集成的設計環(huán)境和新一代從系統(tǒng)到IC級的工具，這些均建立在共享的可擴展數(shù)據模型和通用調試環(huán)境基礎上。

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vivado技術

FPGA設計中大位寬、高時鐘頻率時序問題調試經驗總結

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2023-05-06 標簽：fpga 收發(fā)器 Vivado 3.2k 0

基于AXI總線的加法器模塊解決方案

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2020-12-23 標簽：加法器 AXI Vivado 3.1k 0

FPGA案例之衍生時鐘約束

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2020-11-17 標簽：fpga Vivado 3.1k 0

基于FPGA BRAM的多端口地址查找表與FPGA BRAM的資源分析

在多端口交換機的設計中，交換機的每個端口都會各自維護一張查找表，數(shù)據幀進入到交換機后，需要進行查表和轉發(fā)。

2024-05-01 標簽：FPGA 存儲器交換機 3.1k 0

創(chuàng)建輸入輸出接口時序約束的竅門

時序約束中的 set_input_delay/set_output_delay 約束一直是一個難點，無論是概念、約束值的計算，還是最終的路徑分析，每一次...

2022-08-02 標簽：接口時序約束 Vivado 3.1k 0

把子模塊包含網表的RTL代碼添加到BD中的方法分享

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2023-08-24 標簽：VHDL語言 RTL Vivado 3.1k 0

FPGA HDL代碼實現(xiàn)過程

小編在本節(jié)完整給出一個設計過程，可利用ISE或Vivado硬件編程軟件實現(xiàn)。

2023-08-15 標簽：fpga 邏輯電路 HDL 3.1k 0

為什么說Vivado是基于IP的設計？

Vivado是Xilinx公司2012年推出的新一代集成開發(fā)環(huán)境，它強調系統(tǒng)級的設計思想及以IP為核心的設計理念，突出IP核在數(shù)字系統(tǒng)設計中的作用。

2023-09-17 標簽：FPGA設計寄存器 C語言 3.1k 0

詳解Vivado非工程模式的精細設計過程

將設置設計的輸出路徑，設置設計輸出路徑的步驟如下所示。第一步：如圖4.3所示，在“Vivado%”提示符后輸入命令“set outputDir ./g...

2024-04-03 標簽：Xilinx WINDOWS 操作系統(tǒng) 3k 0

怎么用Vivado做覆蓋率分析

在做仿真的時候往往會去做代碼覆蓋率和功能覆蓋率的分析，來保證仿真是做的比較充分完備的。

2024-01-03 標簽：仿真命令代碼 3k 0

FPGA時序分析之關鍵路徑

關鍵路徑通常是指同步邏輯電路中，組合邏輯時延最大的路徑（這里我認為還需要加上布線的延遲），也就是說關鍵路徑是對設計性能起決定性影響的時序路徑。

2023-06-21 標簽：邏輯電路寄存器乘法器 3k 0

Vivado Xilinx FFT IP核v9.0使用說明

一傅里葉變換FFT 想必大家對傅里葉老人家都不陌生了，網上也有這方面的很多資料。通過FFT將時域信號轉換到頻域，從而對一些在時域上難以分析的信號在頻域...

2025-01-08 標簽：Xilinx IP FFT 3k 0

基于FPGA的圖像旋轉和雙線性插值算法設計

今天開源一個FPGA圖像處理相關的項目：圖像旋轉。圖像旋轉算法本身非常簡單，但是如果想讓旋轉之后的圖像更加完整、平滑，還需要進行雙線性插值處理，因此整個...

2023-09-04 標簽：fpga 圖像處理算法 3k 0

提高Xilinx FPGA Flash下載速度

最近在編寫完FPGA邏輯，成功生成.bin文件后，發(fā)現(xiàn)將數(shù)據流文件燒寫到Flash時間過長，突然想起可以通過Vivado軟件進行設置，提高燒寫速度。

2023-02-14 標簽：fpga FlaSh Xilinx 3k 0

請問如何將C語言算法移植到FPGA上？

確定算法：首先，你需要確保要移植的C語言算法是合適的。FPGA適合并行計算和高度可定制的應用。因此，你需要選擇一個適合FPGA實現(xiàn)的算法。

2023-09-12 標簽：FPGA設計 VHDL語言 C語言 3k 0

降低時序報告中邏輯延遲的方法

在FPGA邏輯電路設計中，F(xiàn)PGA設計能達到的最高性能往往由以下因素決定。

2023-09-26 標簽：fpga 邏輯電路 FPGA設計 2.9k 0

Vivado仿真器和代碼覆蓋率簡析

編寫 HDL 通常是 FPGA 開發(fā)中耗時最少的部分，最具挑戰(zhàn)性和最耗時的部分可能是驗證。根據最終應用程序，驗證可能非常簡單，也可能非常復雜，簡單的話只...

2023-08-03 標簽：仿真器 RTL Vivado 2.9k 0

Vivado：ROM和RAM的verilog代碼實現(xiàn)

本文主要介紹ROM和RAM實現(xiàn)的verilog代碼版本，可以借鑒參考下。

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All Programmable架構中應用最先進的ASIC架構優(yōu)化

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2018-11-30 標簽：asic 賽靈思 vivado 2.9k 0

AXI VIP當作master時如何使用？

?AXI接口雖然經常使用，很多同學可能并不清楚Vivado里面也集成了AXI的Verification IP，可以當做AXI的master、pass t...

2023-07-27 標簽：仿真器 VCS AXI總線 2.9k 0

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