verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

verilog中function和task的區(qū)別

在Verilog中，F(xiàn)unction和Task是用于模塊化設(shè)計和重用代碼的兩種重要元素。它們允許開發(fā)人員將復(fù)雜的操作分解為更小的功能單元，并在需要時調(diào)用...

2024-02-22 標(biāo)簽：Verilog Function 函數(shù) 3k 0

verilog同步和異步的區(qū)別 verilog阻塞賦值和非阻塞賦值的區(qū)別

Verilog是一種硬件描述語言，用于設(shè)計和模擬數(shù)字電路。在Verilog中，同步和異步是用來描述數(shù)據(jù)傳輸和信號處理的兩種不同方式，而阻塞賦值和非阻塞賦...

2024-02-22 標(biāo)簽：數(shù)據(jù)傳輸信號處理 Verilog 2.7k 0

如何設(shè)計一個16比特的減法器呢？

減法電路是基本集成運放電路的一種，算術(shù)運算電路主要包括數(shù)字**加法器電路、數(shù)字減法器電路、數(shù)字乘法器電路和數(shù)字除法器電路。

2024-02-19 標(biāo)簽：Verilog 加法器減法電路 1.6k 0

Verilog狀態(tài)機(jī)+設(shè)計實例

在verilog中狀態(tài)機(jī)的一種很常用的邏輯結(jié)構(gòu)，學(xué)習(xí)和理解狀態(tài)機(jī)的運行規(guī)律能夠幫助我們更好地書寫代碼，同時作為一種思想方法，在別的代碼設(shè)計中也會有所幫助...

2024-02-12 標(biāo)簽：Verilog 狀態(tài)機(jī) 5.8k 0

verilog中函數(shù)和任務(wù)對比

在verilog中，函數(shù)和任務(wù)均用來描述共同的代碼段，并且在模式內(nèi)任意位置被調(diào)用，提高代碼效率，讓代碼更加的直觀，提高代碼可讀性。但是在實際使用的過程中...

2024-02-12 標(biāo)簽：Verilog 函數(shù)任務(wù) 1.4k 0

怎么用emac實現(xiàn)Verilog自動連線呢？

我們在編寫一些比較復(fù)雜的Verilog代碼時，通常需要進(jìn)行大量的手動連線工作，這種工作十分容易出錯，并且在代碼模塊的嵌套層級較多時，更改里層的一個代碼

2024-01-24 標(biāo)簽：Verilog DUT Ubuntu系統(tǒng) 2.8k 0

verilog運算符的優(yōu)先級

先給大家出一個題目：當(dāng)x為5時，y=x << 6 + x <<3 + x << 2 + x的結(jié)果為多少，即y的值是多少？

2024-01-19 標(biāo)簽：Verilog 乘法器運算符 4.7k 0

如何對Verilog/SystemVerilog代碼加密

os模塊中的system()函數(shù)接受一個字符串參數(shù)，其中包含要執(zhí)行的命令。在21-22行中，line為字符串變量，和前面雙引號中的linux命令拼接在一...

2024-01-15 標(biāo)簽：Verilog 字符串 VCS 5.1k 0

Verilog中的三態(tài)門與雙向信號詳解

在數(shù)字電路中，邏輯輸出有兩個正常態(tài)：低電平狀態(tài)（對應(yīng)邏輯0）和高電平狀態(tài)（對應(yīng)邏輯1）。此外，電路還有不屬于0和1狀態(tài)的高阻態(tài)，高阻態(tài)常用字母 Z 表示。

2024-01-11 標(biāo)簽：Verilog 邏輯器件三態(tài)門 1.5萬 0

關(guān)于FPGA的開源項目介紹

Hello，大家好，之前給大家分享了大約一百多個關(guān)于FPGA的開源項目，涉及PCIe、網(wǎng)絡(luò)、RISC-V、視頻編碼等等，這次給大家?guī)淼氖遣豢菰锏膴蕵讽?..

2024-01-10 標(biāo)簽：fpga 內(nèi)核 Verilog 2.5k 0

基于FPGA的輕量級CAN總線控制器

ISO11898 定義了通信速率為 125 kbps～1 Mbps 的高速 CAN 通信標(biāo)準(zhǔn)，屬于閉環(huán)總線，傳輸速率可達(dá)1Mbps，總線長度 ≤ 40米。

2024-01-05 標(biāo)簽：fpga CAN總線 CAN通信 3.4k 0

數(shù)字電路設(shè)計有哪些仿真驗證流程

數(shù)字電路設(shè)計的仿真驗證流程是確保設(shè)計能夠正確運行的重要步驟之一。在現(xiàn)代電子設(shè)備中，數(shù)字電路被廣泛應(yīng)用于各種應(yīng)用領(lǐng)域，如計算機(jī)、通信設(shè)備、汽車電子等等。因...

2024-01-02 標(biāo)簽：汽車電子 Verilog 數(shù)字電路 3.2k 0

FPGA學(xué)習(xí)入門從點燈開始

首先，F(xiàn)PGA開發(fā)工程師是一個相對高薪的工作，但是，很多同學(xué)在剛?cè)腴T時都會有一種無從下手的感覺，尤其是將FPGA作為第一個要掌握的開發(fā)板時，更是感覺苦惱...

2023-12-28 標(biāo)簽：fpga Verilog 計數(shù)器 1k 0

verilog語法-如何使用function提高效率？

function的作用返回一個數(shù)值，此數(shù)值由一串組合邏輯代碼計算得到。

2023-12-25 標(biāo)簽：二進(jìn)制 Verilog CRC校驗 3.8k 0

FPGA之Verilog點燈小程序

首先個人用的是QuartusII11.0，開發(fā)板用的是CycloneIV的EP4CE6E22C8N芯片。

2023-12-25 標(biāo)簽：fpga led燈 Verilog 1.9k 0

國外大學(xué)的FPGA開發(fā)項目盤點

據(jù)我了解，目前國內(nèi)很多大學(xué)是沒有開設(shè)FPGA相關(guān)課程的，所以很多同學(xué)都是自學(xué)，但是自學(xué)需要一定的目標(biāo)和項目，今天我們就去看看常春藤盟校Cornell U...

2023-12-22 標(biāo)簽：fpga Verilog 2k 0

Verilog實現(xiàn)DDS正弦波發(fā)生器

DDS 同 DSP（數(shù)字信號處理）一樣，是一項關(guān)鍵的數(shù)字化技術(shù)。DDS 是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的...

2023-12-22 標(biāo)簽：合成器正弦波發(fā)生器 Verilog 2.3k 0

找verilog bug的利器—notepad++介紹

相信大家寫verilog代碼的時候，都會用到notepad++，大家也知道notepad++可以和vivado關(guān)聯(lián)使用，這樣寫起工程代碼的時候，調(diào)試很方便。

2023-12-21 標(biāo)簽：Verilog Vivado 3.8k 0

芯片后仿之SDF 3.0解析

SDF文件是在VCS/NC-Verilog后仿真運行時將STD/IO/Macro門級verilog中specify的延遲信息替換為QRC/Star-RC...

2023-12-18 標(biāo)簽：芯片仿真 Verilog 2.8k 0

Fpga Verilog SDRAM模塊—單字讀寫案例

筆者與SDRAM有段不短的孽緣，它作為冤魂日夜不斷糾纏筆者。筆者嘗試過許多方法將其退散，不過屢試屢敗的筆者，最終心情像橘子一樣橙。

2023-12-15 標(biāo)簽：fpga SDRAM Verilog 2.3k 0

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