verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

淺談SystemVerilog中的數(shù)據(jù)類型轉(zhuǎn)換

兩種形式實(shí)現(xiàn)的功能都是將源表達(dá)式src_exp轉(zhuǎn)換給目標(biāo)變量dest_var，那么既生瑜何生亮，實(shí)現(xiàn)的功能都一樣，在具體使用時(shí)仿真工具或者用戶如何知道使...

2022-09-28 標(biāo)簽：Verilog System 數(shù)據(jù)類型 6k 0

systemverilog bins是如何去定義的

功能覆蓋率覆蓋的就是一個(gè)個(gè)的coverpoint bins（不同的變量），對(duì)于一個(gè)8bit addr，那么默認(rèn)的bins就是8‘h00~8’hFF，當(dāng)然...

2022-09-26 標(biāo)簽：Verilog 變量 2.1k 0

關(guān)于HDLBits的Verilog實(shí)現(xiàn)

從這一題開始我們將進(jìn)行過程塊的學(xué)習(xí)，也就是時(shí)序和組合邏輯的一些知識(shí)，下面簡(jiǎn)單介紹一下這方面知識(shí)：

2022-09-16 標(biāo)簽：fpga 硬件 Verilog 2.3k 0

Verilog程序編寫規(guī)范

在實(shí)際工作中，許多公司對(duì)Verilog程序編寫規(guī)范都有要求。在公司內(nèi)部統(tǒng)一Verilog程序編寫規(guī)范不僅可以增強(qiáng)程序的可讀性、可移植性，而且也有助于邏輯...

2022-09-15 標(biāo)簽：fpga Verilog 程序編寫 4.6k 0

數(shù)字芯片中的verilog代碼描述

硬件描述語言的一個(gè)突出優(yōu)點(diǎn)就是指令執(zhí)行的并行性。多條語句能夠在相同時(shí)鐘周期內(nèi)并行處理多個(gè)信號(hào)數(shù)據(jù)。但是當(dāng)數(shù)據(jù)串行輸入時(shí)，指令執(zhí)行的并行性并不能體現(xiàn)出其優(yōu)勢(shì)。

2022-09-14 標(biāo)簽：Verilog 數(shù)字芯片 1.6k 0

利用同步fifo實(shí)現(xiàn)對(duì)輸入序列的檢測(cè)

今天繼續(xù)為大家解析聯(lián)發(fā)科技數(shù)字IC設(shè)計(jì)崗的筆試題。

2022-09-14 標(biāo)簽：fifo Verilog HDL 1.5k 0

Verilog的程序框架案例

Verilog HDL（Hardware Description Language）是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，具有靈活性...

2022-09-13 標(biāo)簽：fpga Verilog 程序 1.8k 1

使用Verilog/SystemVerilog硬件描述語言練習(xí)數(shù)字硬件設(shè)計(jì)

在實(shí)例化模塊時(shí)，使用Verilog時(shí)有兩種常用的方式來進(jìn)行模塊端口的信號(hào)連接：按端口順序以及按端口名稱連接端口。

2022-09-08 標(biāo)簽：硬件 Verilog 端口 2.3k 0

移位寄存器的設(shè)計(jì)與實(shí)現(xiàn)

移位寄存器的功能和電路形式較多，按移位方向分有左移、右移、和雙向移位寄存器；按接收數(shù)據(jù)方式分為串行輸入和并行輸入；按輸出方向分為串行輸出和并行輸出。

2022-09-06 標(biāo)簽：Verilog 移位寄存器觸發(fā)器 5.5k 0

SystemVerilog中枚舉類型的使用建議

SystemVerilog中枚舉類型雖然屬于一種“強(qiáng)類型”，但是枚舉類型還是提供了一些“不正經(jīng)”的用法可以實(shí)現(xiàn)一些很常見的功能，本文將示例一些在枚舉類型...

2022-09-01 標(biāo)簽：Verilog System 枚舉 2.4k 0

使用Verilog/SystemVerilog硬件描述語言練習(xí)數(shù)字硬件設(shè)計(jì)

HDLBits 是一組小型電路設(shè)計(jì)習(xí)題集，使用 Verilog/SystemVerilog 硬件描述語言 (HDL) 練習(xí)數(shù)字硬件設(shè)計(jì)~

2022-08-31 標(biāo)簽：電路設(shè)計(jì)硬件 Verilog 2.5k 0

verilog基礎(chǔ)之規(guī)范化參數(shù)定義parameter

參數(shù)傳遞經(jīng)常用于頂層的參數(shù)傳遞給子模塊，這樣我們只需要關(guān)注頂層實(shí)體的內(nèi)容，把子模塊的內(nèi)容當(dāng)做一個(gè)黑箱子即可，這也是非常實(shí)用的。

2022-08-30 標(biāo)簽：Verilog 參數(shù) 7.1k 0

SpinalHDL里如何實(shí)現(xiàn)Sobel邊緣檢測(cè)

書接上文，趁著今天休假，采用SpinalHDL做一個(gè)小的demo，看看在SpinalHDL里如何優(yōu)雅的實(shí)現(xiàn)Sobel邊緣檢測(cè)。

2022-08-26 標(biāo)簽：Verilog 代碼 sobel 1.8k 0

Verilog比較方便的特點(diǎn)

動(dòng)態(tài)截取固定長(zhǎng)度數(shù)據(jù)語法，即+:和-:的使用，這兩個(gè)叫什么符號(hào)呢？運(yùn)算符嗎？

2022-08-17 標(biāo)簽：數(shù)據(jù)Verilog 編譯 927 0

verilog仿真工具編譯

Icarus Verilog（以下簡(jiǎn)稱iverilog ）號(hào)稱“全球第四大”數(shù)字芯片仿真器，也是一個(gè)完全開源的仿真器。

2022-08-15 標(biāo)簽：Verilog 編譯仿真工具 9.3k 0

Verilog的基礎(chǔ)知識(shí)

本節(jié)主要講解了 Verilog 的基礎(chǔ)知識(shí)，包括 7 個(gè)小節(jié)，下面我們分別給大家介紹這 7 個(gè)小節(jié)的內(nèi)容。

2022-08-15 標(biāo)簽：Verilog 標(biāo)識(shí)符 GND 3.1k 0

數(shù)字硬件建模SystemVerilog-按位運(yùn)算符

經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。

2022-08-12 標(biāo)簽：Verilog 按位運(yùn)算符 3.4k 0

實(shí)際電路中延時(shí)分為哪兩種

傳輸延遲一般為輸入信號(hào)變化到對(duì)應(yīng)輸出信號(hào)變化經(jīng)過的時(shí)間，不會(huì)對(duì)輸入信號(hào)進(jìn)行濾除處理，所以傳輸延遲是一種絕對(duì)延遲，這種延遲類似于物理傳輸線的延遲，在仿真中...

2022-08-10 標(biāo)簽：硬件 Verilog 代碼 3.9k 0

Verilog HDL指定用戶定義原語UDP的能力

在前一章中，我們介紹了Verilog HDL提供的內(nèi)置基本門。本章講述Verilog HDL指定用戶定義原語U D P的能力。

2022-08-08 標(biāo)簽：Verilog HDL UDP 1.5k 0

Verilog在設(shè)計(jì)時(shí)候的不方便地方

從Verilog發(fā)布到今天，其已經(jīng)經(jīng)歷了四十年的風(fēng)雨，早期的“電路”設(shè)計(jì)Verilog的確很方便，尤其在那個(gè)年代，其也崔進(jìn)了集成電路的發(fā)展。但是“老”不...

2022-08-02 標(biāo)簽：Verilog 鎖存器變量 1.2k 0

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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