什么是邏輯綜合？邏輯綜合的流程有哪些？

邏輯綜合是將RTL描述的電路轉(zhuǎn)換成門級描述的電路，將HDL語言描述的電路轉(zhuǎn)換為性能、面積和時序等因素約束下的門級電路網(wǎng)表。

2023-09-15 標(biāo)簽：寄存器RTLSDC 7.2k 0

數(shù)字IC前端設(shè)計+后端設(shè)計流程實現(xiàn)

RTL 設(shè)計** ：芯片功能設(shè)計。硬件描述語言如 Verilog、VHDL、SystemVerilog。

2023-11-08 標(biāo)簽：緩沖器IC設(shè)計EDA工具 6.9k 0

如何去實現(xiàn)一個半加器電路的設(shè)計呢？

加法器用于兩個數(shù)或者多個數(shù)的加和，加法器又分為半加器（half adder）和全加器（full adder）。

2023-05-22 標(biāo)簽：led燈加法器RTL 6.7k 0

X態(tài)是什么？X態(tài)有什么危害？如何避免X態(tài)的產(chǎn)生？X態(tài)怎么處理？

Verilog 和 SV 定義了四種邏輯狀態(tài)：0，1，Z 及 X

2023-11-15 標(biāo)簽：仿真器vhdl鎖存器 6.4k 0

Clock Gating的特點(diǎn)、原理和初步實現(xiàn)

當(dāng)下這社會，沒有幾萬個Clock Gating，出門都不好意思和別人打招呼！

2023-07-17 標(biāo)簽：驅(qū)動器寄存器RTL 6.3k 0

JK觸發(fā)器與T觸發(fā)器的Verilog代碼實現(xiàn)和RTL電路實現(xiàn)

JK 觸發(fā)器的 Verilog 代碼實現(xiàn)和 RTL 電路實現(xiàn)

2023-10-09 標(biāo)簽：RTLJK觸發(fā)器觸發(fā)器 6.2k 0

用Elaborated Design優(yōu)化RTL的代碼

在Vivado FlowNavigator中有一個Elaborated Design，如下圖所示，屬于RTL Analysis這一步對應(yīng)的設(shè)計?？赡芎芏?..

2020-10-21 標(biāo)簽：RTLdesign 6.2k 0

如何調(diào)試設(shè)計中的時鐘域交匯問題

本篇博文中的分析是根據(jù)客戶真實問題撰寫的，該客戶發(fā)現(xiàn)即使時序已得到滿足的情況下，硬件功能仍出現(xiàn)錯誤。最后發(fā)現(xiàn)，問題與時鐘域交匯 （Clock Domai...

2021-08-20 標(biāo)簽：寄存器RTLCDC 6.2k 0

【紫光同創(chuàng)國產(chǎn)FPGA教程】【第六章】PDS下按鍵消抖實驗

按鍵做為基本的人機(jī)輸入接口，在很多電子設(shè)計中都能見到，由于機(jī)械特性，在按鍵按下或松開的時候，按鍵輸入值是有抖動的，無論按下去是多平穩(wěn)，都難以消除抖動，按...

2021-02-04 標(biāo)簽：fpgaRTL按鍵 6.1k 0

探討一下SDC的各種語法構(gòu)成和整體結(jié)構(gòu)

SDC是一個設(shè)計從RTL到netlist的橋梁，是FE/ME/BE都需要掌握的一項基本技能。通常情況來說，由前端工程師（designer）提供SDC文件...

2023-07-06 標(biāo)簽：EDA工具RTLDRC 6k 0

TTL三態(tài)門輸出電路優(yōu)點(diǎn) TTL三態(tài)門輸出電路圖

TTL三態(tài)門輸出電路是一種重要的接口元件，它能夠提供三種輸出狀態(tài)：高電平、低電平和高阻態(tài)。這種電路在實現(xiàn)數(shù)字系統(tǒng)之間的連接和數(shù)據(jù)傳輸時起著至關(guān)重要的作用。

2024-02-18 標(biāo)簽：TTL電路逆變器晶體管 6k 0

SDC是如何煉成的？怎么去驗收SDC呢？

STA是由SDC驅(qū)動的，所以SDC的完整性、正確性和一致性直接決定著綜合、布局布線以及STA的有效性。

2023-06-28 標(biāo)簽：RTLSTASDC 5.9k 0

芯片設(shè)計進(jìn)階之路—Reset深入理解

復(fù)位信號在數(shù)字電路里面的重要性僅次于時鐘信號。對一個芯片來說，復(fù)位的主要目的是使芯片電路進(jìn)入一個已知的，確定的狀態(tài)。

2023-06-18 標(biāo)簽：寄存器仿真器RTL 5.8k 0