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Verilog HDL程序基本結(jié)構(gòu)與程序入門
Verilog HDL程序基本結(jié)構(gòu)與程序入門 Verilog HDL程序基本結(jié)構(gòu) Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的...
2010-02-08 標(biāo)簽:HDL 2.5k 0
                                                        HDL設(shè)計和驗(yàn)證與System Generator相結(jié)合
HDL設(shè)計和驗(yàn)證與System Generator相結(jié)合 Xilinx®SystemGeneratoRForDSP是用來協(xié)助系統(tǒng)設(shè)計的MATL...
                                                        基于Verilog HDL設(shè)計的自動數(shù)據(jù)采集系統(tǒng)
摘要: 介紹了一種采用硬件控制的自動數(shù)據(jù)采集系統(tǒng)的設(shè)計方法,包括數(shù)字系統(tǒng)自頂向下的設(shè)計思路、Verilog HDL對系統(tǒng)硬件的描述和狀態(tài)機(jī)的設(shè)計以及MA...
                                                        基于Verilog HDL的CMOS圖像敏感器驅(qū)動電路設(shè)計
摘要: 介紹一種用于衛(wèi)星姿態(tài)測量的CMOS圖像敏感器--STAR250的時序驅(qū)動信號,并使用Verilog HDL語言設(shè)計驅(qū)動時序電路。經(jīng)布線、仿真、測...
                                                        
                            摘要:從數(shù)字系統(tǒng)設(shè)計的性質(zhì)出發(fā),結(jié)合目前迅速發(fā)展的芯片系統(tǒng),比較、研究各種硬件描述語言;詳細(xì)闡述各種語言的發(fā)展歷史、體系結(jié)構(gòu)和設(shè)計方法;探討未來
2009-06-20 標(biāo)簽:HDL 1.9k 0
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