如何消除DSP帶來的功耗與成本影響？

今年的OFC 2023, linear drive的概念大放異彩、非?；鸨?。無論是Arista的大會報告，還是各大電芯片廠商后續(xù)的反饋及相關產(chǎn)品的推出，...

2023-09-05 標簽：dspadc高速信號 3.5k 0

測試點對高速信號質(zhì)量的影響

至于會不會影響信號質(zhì)量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點（不用在線既有的穿孔(via or DIP pin)當測試點）能加在在線...

2022-09-16 標簽：pcb過沖高速信號 3.5k 0

對高速信號8B/10B編碼的初步認識

在高速鏈路中導致接收端眼圖閉合的原因，很大部分并不是由于高頻的損耗太大了，而是由于高低頻的損耗差異過大，導致碼間干擾嚴重，因此不能張開眼睛。針對這種情況...

2021-04-01 標簽：阻抗編碼高速信號 3.4k 0

時鐘Buffer出的100M算不算高速信號？

當高速信號需要管控的時候，考慮到阻抗不匹配反射對信號質(zhì)量的影響，針對本例來看，需要對鏈路中的過孔和SMT連接器進行阻抗優(yōu)化處理，來減少阻抗突變對信號質(zhì)量的影響。

2022-08-16 標簽：連接器時鐘smt 3.3k 0

高速電路pcb設計方法與技巧 PCB布線技巧升級 高速信號篇

接口信號能工作在8Gbps及以上速率，由于速率很高，PCB布線設計要求會更嚴格，在前幾篇關于PCB布線內(nèi)容的基礎上，還需要根據(jù)本篇內(nèi)容的要求來進行PCB...

2023-08-02 標簽：ESD接口PCB布線 3.3k 0

DDR3的原理和應用設計

一看到DDR,聯(lián)想到的就是高速，一涉及到高速板有些人就比較茫然。高速板主要考慮兩個問題點,當然其它3W，2H是基本點。

2023-09-15 標簽：DDR3cpuDDR 3.2k 0

常見硬件工程師面試題分享

對于硬件工程師，學習的東西主要和電路硬件相關，所以在硬件工程師的面試中，對于經(jīng)驗是十分看重的，像PCB設計，電路設計原理，模擬電路，數(shù)字電路等等相關的知...

2023-06-27 標簽：pcb模擬電路數(shù)字電路 3.2k 0

高速通信PCB的過孔優(yōu)化解決方案

滿負荷運行時的功耗為93W，其額定電壓為0.9V，那么其最大電流為103A。我們知道，實際上流經(jīng)PCB 上的電流是與銅箔的截面積有關的，即銅箔的厚度乘以線寬。

2022-07-06 標簽：pcb信號完整性高速信號 3.2k 0

高速信號集成電路測試方法

隨著集成電路技術的發(fā)展，高速信號的設計技術指標不斷更新，系統(tǒng)中的數(shù)據(jù)傳輸速率已經(jīng)提高到數(shù)十 Gbit/s 乃至數(shù)百 Gbit/s，這就給測試系統(tǒng)、測試硬...

2023-06-02 標簽：芯片集成電路測試系統(tǒng) 3k 0

詳解PCB走線與信號完整性問題

現(xiàn)在但凡打開SoC原廠的PCB Layout Guide，都會提及到高速信號的走線的拐角角度問題，都會說高速信號不要以直角走線，要以45度角走線，并且會...

2023-04-03 標簽：pcb晶體管信號完整性 2.9k 0

高速電路板設計的十條規(guī)則

在Fusion 360中，我們關注于使電子工程師能夠輕松設計具有高速信號元器件的電路板。Fusion 360信號完整性擴展程序有助于提高產(chǎn)品合規(guī)性和性能...

2023-12-11 標簽：元器件電路板信號完整性 2.9k 0

一文輕松搞定PCB疊層和阻抗設計

為了減少在高速信號傳輸過程中的反射現(xiàn)象，必須在信號源、接收端以及傳輸線上保持阻抗的匹配。單端信號線的具體阻抗取決于它的線寬尺寸以及與參考平面之間的相對位...

2023-07-12 標簽：阻抗疊層高速信號 2.9k 0

高速信號的頻率點和衰減值

高速信號損耗我們的研發(fā)工程師經(jīng)常就說一個頻率點和對應的衰減值，16G看到5.6dB；或者你們把銅絲加大，看能不能干到5.1dB，按照這兩個規(guī)格分別報價和...

2024-11-01 標簽：以太網(wǎng)PCIe損耗 2.9k 0

DDR的工作原理與應用

在高速信號設計中，DDR仿真被廣泛應用于驗證信號完整性。隨著電子產(chǎn)品向小型化、精密化和高速化發(fā)展，DDR等高速通道的設計需要全面考慮從發(fā)送端、傳輸線到接...

2024-07-22 標簽：DDR仿真高速信號 2.8k 0