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      數(shù)字頻率計(jì)_2015年全國(guó)大學(xué)生電子設(shè)計(jì)大賽F題技術(shù)報(bào)告

      2016-03-18 | pdf | 810KB | 次下載 | 1積分

      資料介紹

      本設(shè)計(jì)是基于 FPGA 的數(shù)字頻率計(jì)，利用 Verilog 硬件描述語言設(shè)計(jì)實(shí)現(xiàn) 了頻率計(jì)內(nèi)部功能模塊，在軟件平臺(tái) Quartus 上完成邏輯仿真。前端信號(hào)輸入 調(diào)理采用寬帶放大器 AD8099 對(duì)微弱信號(hào)進(jìn)行放大，經(jīng)過高速比較器 TLV3501 整形后變成大小，波形都適合 FPGA 直接處理的信號(hào)。
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