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針對正交編碼脈沖電路脈沖（ｑｕａｄｒａｔｕｒｅｅｎｃｏｄｅｒｐｕｌｓｅ，ＱＥＰ）的解碼和計(jì)數(shù)的問題，給出了ＱＥＰ解碼計(jì)數(shù)器的解決方案．本方案在復(fù)雜可編程邏輯器件（ｃｏｍｐｌｅｘｐｒｏｇｒａｍｍａｂｌｅｌｏｇｉｃｄｅｖｉｃｅ，ＣＰＬＤ）中使用ＶＨＤＬ（ＶＨＳＩＣｈａｒｄｗａｒｅｄｅ?
ｓｃｒｉｐｔｉｏｎｌａｎｇｕａｇｅ）實(shí)現(xiàn)語言硬件編程．整個解碼計(jì)數(shù)器設(shè)計(jì)分為脈沖邊沿檢測器，計(jì)數(shù)脈沖和計(jì)數(shù)方向發(fā)生器，上下行計(jì)數(shù)器三部分，成功的解決了由傳感器抖動引起頻繁換向時準(zhǔn)確計(jì)數(shù)的問題．該解決方案使用Ａｌｔｅｒａ公司的ＱｕａｒｔｕｓＩＩ軟件進(jìn)行設(shè)計(jì)并進(jìn)行了仿真分析，最后給出了基于此技術(shù)的機(jī)床數(shù)顯表的應(yīng)用實(shí)例來說明此技術(shù)的可行性和柔性．
關(guān)鍵詞：正交編碼脈沖；解碼；ＶＨＤＬ硬件語言編程；復(fù)雜可編程邏輯器件
ｓｃｒｉｐｔｉｏｎｌａｎｇｕａｇｅ）實(shí)現(xiàn)語言硬件編程．整個解碼計(jì)數(shù)器設(shè)計(jì)分為脈沖邊沿檢測器，計(jì)數(shù)脈沖和計(jì)數(shù)方向發(fā)生器，上下行計(jì)數(shù)器三部分，成功的解決了由傳感器抖動引起頻繁換向時準(zhǔn)確計(jì)數(shù)的問題．該解決方案使用Ａｌｔｅｒａ公司的ＱｕａｒｔｕｓＩＩ軟件進(jìn)行設(shè)計(jì)并進(jìn)行了仿真分析，最后給出了基于此技術(shù)的機(jī)床數(shù)顯表的應(yīng)用實(shí)例來說明此技術(shù)的可行性和柔性．
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