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      電子發(fā)燒友網(wǎng)>電子資料下載>電子論文>數(shù)字信號處理論文>分組密碼處理器的可重構分簇式架構

      分組密碼處理器的可重構分簇式架構

      2009-11-24 | rar | 224 | 次下載 | 5積分

      資料介紹

      該文在研究分組密碼算法處理特征的基礎上，提出了可重構分簇式分組密碼處理器架構。在指令的控制下，數(shù)據(jù)通路可動態(tài)地重構為4 個32bit 簇，2 個64bit 簇和一個128bit 簇，滿足了分組密碼算法數(shù)據(jù)處理所需的靈活性?；诜执亟Y構，提出了由指令顯性地分隔電路結構的低功耗優(yōu)化技術，采用此技術使得整體功耗降低了36.1%。設計并實現(xiàn)了5 級流水線以及運算單元內流水結構，處理AES/DES/IDEA 算法的速度分別達到了689.6Mbit/s,400Mbit/s 和416.7Mbit/s。
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