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邏輯設(shè)計(jì)工程師、IC automation設(shè)計(jì)工程師筆試題 威盛(VIA)2007最新考題
1、ASIC flow 寫出幾個(gè)流程,并用2-3句話簡介,然后列出相應(yīng)的2-3個(gè)EDA tools
2、名詞解釋
FIFO，SETUP/HOLD TIME,CPLD，Cache，DFT，RSIC，RTC，P&R。。
3、寫出半加器和全加器的區(qū)別
寫出全加器的布爾式，并用邏輯門表示出來
用全加器和半加器組成一個(gè)2位超前加法器
4、計(jì)算一個(gè)電路的建立保持時(shí)間。。。。
5、畫狀態(tài)圖，不用寫代碼，關(guān)于南橋北橋的狀態(tài)轉(zhuǎn)換，并按要求做優(yōu)化
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