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Refer to the Transmitter data path in the data sheet. The status bit
TRSR[7] is set when the Tx shift register is empty and no other
characters (from the TxFlFO special char. or Sync char.) are waiting
to fill it. There can be a one bit time delay due to the Data Encoder
after the Tx SR is empty and before the last bit of the character is
seen on the TxD pin. The TEOM command causes the FCS to be
sent after the next character put into the Tx FIFO is sent. The CRC
generation takes place after the Tx SR, so TRSR[7] will be set after
the FlFOed character is serialized but before FCS is sent. Another
status bit, Frame Complete, TRSR[5] is set when transmission of
the FCS begins.
TRSR[7] is set when the Tx shift register is empty and no other
characters (from the TxFlFO special char. or Sync char.) are waiting
to fill it. There can be a one bit time delay due to the Data Encoder
after the Tx SR is empty and before the last bit of the character is
seen on the TxD pin. The TEOM command causes the FCS to be
sent after the next character put into the Tx FIFO is sent. The CRC
generation takes place after the Tx SR, so TRSR[7] will be set after
the FlFOed character is serialized but before FCS is sent. Another
status bit, Frame Complete, TRSR[5] is set when transmission of
the FCS begins.
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