隨著集成電路輸出開(kāi)關(guān)速度提高以及PCB板密度增加，信號(hào)完整性(Signal Integrity) 已經(jīng)成為高速數(shù)字PCB設(shè)計(jì)必須關(guān)心的問(wèn)題之一，元器件和PCB板的參數(shù)、元器件在PCB板上的布局、高速信號(hào)線(xiàn)的布線(xiàn)等因素，都會(huì)引起信號(hào)完整性的問(wèn)題。 對(duì)于PCB布局來(lái)說(shuō)，信號(hào)完整性需要提供不影響信號(hào)時(shí)序或電壓的電路板布局，而對(duì)電路布線(xiàn)來(lái)說(shuō)，信號(hào)完整性則要求提供端接元件、布局策略和布線(xiàn)信息。 PCB上信號(hào)速度高、端接元件的布局不正確或高速信號(hào)的錯(cuò)誤布線(xiàn)都會(huì)引起信號(hào)完整性問(wèn)題，從而可能使系統(tǒng)輸出不正確的數(shù)據(jù)、電路工作不正常甚至完全不工作，如何在PCB板的設(shè)計(jì)過(guò)程中充分考慮信號(hào)完整性的因素，并采取有效的控制措施，已經(jīng)成為當(dāng)今PCB設(shè)計(jì)業(yè)界中的一個(gè)熱門(mén)話(huà)題。 1. 信號(hào)完整性問(wèn)題 良好的信號(hào)完整性，是指信號(hào)在需要的時(shí)候能以正確的時(shí)序和電壓電平數(shù)值做出響應(yīng)。反之，當(dāng)信號(hào)不能正常響應(yīng)時(shí)，就出現(xiàn)了信號(hào)完整性問(wèn)題。 信號(hào)完整性問(wèn)題能導(dǎo)致或直接帶來(lái)信號(hào)失真、定時(shí)錯(cuò)誤、不正確數(shù)據(jù)、地址和控制線(xiàn)以及系統(tǒng)誤工作，甚至系統(tǒng)崩潰，信號(hào)完整性問(wèn)題不是某單一因素導(dǎo)致的，而是板級(jí)設(shè)計(jì)中多種因素共同引起的。 IC的開(kāi)關(guān)速度，端接元件的布局不正確或高速信號(hào)的錯(cuò)誤布線(xiàn)都會(huì)引起信號(hào)完整性問(wèn)題。主要的信號(hào)完整性問(wèn)題包括：延遲、反射、同步切換噪聲、振蕩、地彈、串?dāng)_等。 2. 信號(hào)完整性的定義 信號(hào)完整性是指信號(hào)在電路中能以正確的時(shí)序和電壓做出響應(yīng)的能力，是信號(hào)未受到損傷的一種狀態(tài)，它表示信號(hào)在信號(hào)線(xiàn)上的質(zhì)量。 2.1?延遲(Delay) 延遲是指信號(hào)在PCB板的導(dǎo)線(xiàn)上以有限的速度傳輸，信號(hào)從發(fā)送端發(fā)出到達(dá)接收端，其間存在一個(gè)傳輸延遲。信號(hào)的延遲會(huì)對(duì)系統(tǒng)的時(shí)序產(chǎn)生影響，傳輸延遲主要取決于導(dǎo)線(xiàn)的長(zhǎng)度和導(dǎo)線(xiàn)周?chē)橘|(zhì)的介電常數(shù)。 在高速數(shù)字系統(tǒng)中，信號(hào)傳輸線(xiàn)長(zhǎng)度是影響時(shí)鐘脈沖相位差的最直接因素，時(shí)鐘脈沖相位差是指同時(shí)產(chǎn)生的兩個(gè)時(shí)鐘信號(hào)，到達(dá)接收端的時(shí)間不同步。 時(shí)鐘脈沖相位差降低了信號(hào)沿到達(dá)的可預(yù)測(cè)性，如果時(shí)鐘脈沖相位差太大，會(huì)在接收端產(chǎn)生錯(cuò)誤的信號(hào)，如圖1所示，傳輸線(xiàn)時(shí)延已經(jīng)成為時(shí)鐘脈沖周期中的重要部分。 2.2 反射(Reflection)