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      電子發(fā)燒友網(wǎng)>電子資料下載>嵌入式開發(fā)>System Verilog中的隨機(jī)化激勵

      System Verilog中的隨機(jī)化激勵

      2012-04-01 | rar | 234 KB | 次下載 | 5積分

      資料介紹

      在SystemVeri log更強(qiáng)調(diào)了利用隨機(jī)化激勵函數(shù)以提高驗(yàn)證代碼的效率和驗(yàn)證可靠性的重要性。本文以VMM庫為例，闡述了如何在SystemVeri 1og中使用隨機(jī)化函數(shù)來編寫高效率的測試代碼，重點(diǎn)介紹了可重驗(yàn)證函數(shù)庫的使用方法，以幫助讀者理解如何使用SystemVeri1og高效率地完成復(fù)雜的設(shè)計(jì)驗(yàn)證。
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