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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于CPLD的模擬信號(hào)檢測

      基于CPLD的模擬信號(hào)檢測

      2017-12-05 | rar | 0.1 MB | 次下載 | 免費(fèi)

      資料介紹

      　　實(shí)驗(yàn)原理

      　　CPLD芯片產(chǎn)生8位二進(jìn)制循環(huán)加法計(jì)數(shù)值D7～D0，它們與AD558數(shù)據(jù)端相連，使DA轉(zhuǎn)換產(chǎn)生0～2.56V的斜波電壓，經(jīng)一級(jí)運(yùn)放放大一倍后成為0～5.12V（理論值，實(shí)際的動(dòng)態(tài)范圍是0～3.78V左右，在高就飽和位3.78V）。

      　　可變電阻器模擬0～5V的模擬輸入量，這個(gè)值被接入另一個(gè)運(yùn)放的反向輸入端，而DA轉(zhuǎn)換放大的0～5.12V的電壓量被接入運(yùn)放的同相輸入端，比較器運(yùn)放的輸出端接CPLD的輸入管腳jmp。

      　　工作時(shí)，可變電阻器輸入一個(gè)Vtest值，而DA轉(zhuǎn)換從0～5.12V循環(huán)掃描，當(dāng)掃描值Vscan低于Vtest時(shí)，比較器輸出的jmp為“0”，當(dāng)掃描值Vscan高于Vtest時(shí)，比較器輸出為“1”，而使jmp產(chǎn)生正向跳變的DA轉(zhuǎn)換的數(shù)字量輸入值DAOUT就代表模擬量Vtest的數(shù)值。

      　　顯示用習(xí)慣的十進(jìn)制，并在芯片內(nèi)部完成兩倍顯示轉(zhuǎn)換。

      　　以上各模塊的大部分連線都已接好，只有個(gè)別端以適應(yīng)實(shí)驗(yàn)的靈活性。

      　　參考原理圖如圖12-1所示

      基于CPLD的模擬信號(hào)檢測

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