高速緩存（CACHE）作為內(nèi)核和低速存儲器之間的橋梁，基于代碼和數(shù)據(jù)的時間和空間相關(guān)性，以塊為單位由硬件控制器自動加載內(nèi)核所需要的代碼和數(shù)據(jù)。如果所有程序和數(shù)據(jù)的存取都由內(nèi)核完成，基于CACHE的運行機制，內(nèi)核始終能夠得到存儲器中最新的數(shù)據(jù)。但是當有其它可以更改存儲器內(nèi)容的部件存在時，例如不需要內(nèi)核干預(yù)的直接數(shù)據(jù)存?。?a href='http://qiaming.cn/tags/dma/' target='_blank' class='arckwlink_none'>DMA）引擎，就可能出現(xiàn)由于CACHE的存在而導(dǎo)致內(nèi)核或者DMA不能夠得到最新數(shù)據(jù)的現(xiàn)象，也就是CACHE一致性的問題。
　　C64x+ 存儲器架構(gòu)
　　德州儀器（TI）公司對高性能C64x核進行了改進，使其性能大副提升，稱之為C64x+DSP核。C64x+系統(tǒng)的存儲器框圖如圖1所示。存儲器被分成了三級：第一級是L1，包含數(shù)據(jù)存儲器（L1D）和代碼存儲器（L1P）；第二級是代碼和數(shù)據(jù)共用存儲器（L2）；第三級是外部存儲器，主要是DDR2存儲器。L1P、L1D和L2的CACHE功能分別由相應(yīng)的L1P控制器、L1D控制器和L2控制器完成。表 1總結(jié)了C64x+平臺上可用的CACHE情況。
　　
　　圖1 C64x+ 存儲器框圖
　　
　　表 1 C64x+ CACHE特性
　　C64x+平臺上L1P用來存儲或者緩存代碼；L1D用來存儲或者緩存數(shù)據(jù)。L1P和L1D大小都是32K字節(jié)，可以分別配置0K、4KB、8KB、16KB或者32KB作為CACHE，其余作為代碼或者數(shù)據(jù)RAM。作為CACHE的部分，用來緩存L2和DDR2的數(shù)據(jù)或代碼。作為RAM的部分，可以存儲關(guān)鍵的代碼或者數(shù)據(jù)使得內(nèi)核能夠以很高的速度訪問。C64x+平臺上L2 存儲器可用于存儲代碼和數(shù)據(jù)。L2上最大可以分配256K字節(jié)CACHE來緩存DDR2中的數(shù)據(jù)或代碼。L2中其余部分作為RAM存儲代碼和數(shù)據(jù)。