基于TIDSP數(shù)字信號處理器的通用信號處理板在聲納、雷達信號處理中已經(jīng)有著廣泛的應用。但在一些實時性要求很高的場合，單板多DSP系統(tǒng)并不能完成高速的數(shù)據(jù)采集傳輸和大量的數(shù)據(jù)分析處理工作，從而需要一個由信號采集板和信號處理板組成的多子板系統(tǒng)實現(xiàn)高速實時處理。借助多板多DSP并行處理技術，能夠開放性地實現(xiàn)實時性強、精度高、動態(tài)范圍大和高數(shù)據(jù)吞吐量連接網(wǎng)絡的大規(guī)模并行處理系統(tǒng)。此時，數(shù)據(jù)的板間傳輸成為這些系統(tǒng)的設計瓶頸。
　　本文將介紹一種基于FPDP和VME雙總線的高速實時信號處理結(jié)構(gòu)可重組多子板系統(tǒng)，并著重分析該系統(tǒng)核心子板——多DSP通用并行處理系統(tǒng)的硬件設計和原理框圖。
　　2、多子板系統(tǒng)總體設計
　　2.1 系統(tǒng)結(jié)構(gòu)分析
　　本系統(tǒng)是依托于標準VME機箱的高速實時信號處理結(jié)構(gòu)可重組多子板系統(tǒng)。它由上位機、下位機和VME機箱構(gòu)成。結(jié)構(gòu)框圖如圖1所示，它具有以下5個特點：
　　
　　1．上位機為工控機，下位機由多塊數(shù)據(jù)采集板和DSP信號處理板組成。
　　2．DSP信號處理板采用一主三從的多DSP并行處理結(jié)構(gòu)。
　　3．每個下位機都通過標準的總線接口與上位機相連，上位機對下位機起主導作用，它可以通過公共總線下載或更新下位機上的DSP、FPGA等處理器程序，并且隨時監(jiān)控數(shù)據(jù)。
　　4．各子板之間數(shù)據(jù)通過專門的總線傳輸，不通過上位機統(tǒng)一分配調(diào)度。
　　5．系統(tǒng)結(jié)構(gòu)靈活多變，具有一定可重組性。系統(tǒng)各類子板都做了可擴展性設計。
　　系統(tǒng)結(jié)構(gòu)可重組性主要解決數(shù)據(jù)采集通道擴展和信號處理算法多樣性等各類問題。系統(tǒng)結(jié)構(gòu)可重組性表現(xiàn)為一方面數(shù)據(jù)采集可選用單通道結(jié)構(gòu)或者多通道結(jié)構(gòu)，另一方面DSP子板可根據(jù)所實現(xiàn)的信號處理算法性能和各通道采集數(shù)據(jù)的數(shù)量及相關性而組合多板串行分步處理結(jié)構(gòu)或者多板獨立并行處理結(jié)構(gòu)。
　　在圖1中，系統(tǒng)除去DSP1X等板，保留DSP1Y、2……M板的結(jié)構(gòu)是多板串行分步處理結(jié)構(gòu)：各通道數(shù)據(jù)通過數(shù)據(jù)傳輸總線依次傳送至DSP1Y板進行第一步處理，DSP1Y板然后將運算結(jié)果傳送至DSP2板進行下一步處理，以此類推直至完成各步處理得出最終結(jié)果。相反，系統(tǒng)除去DSP2……M板，保留DSP1X……1Y板的結(jié)構(gòu)便是多板獨立并行處理結(jié)構(gòu)：各通道數(shù)據(jù)通過同一數(shù)據(jù)總線依次或者不同總線同時傳至各自相對應的DSP1X……1Y板進行獨立并行處理。當然在數(shù)據(jù)量極大或者算法極其復雜的情況下，我們還可以將系統(tǒng)重組成串行和并行混合處理的結(jié)構(gòu)。
　　2.2 基于FPDP和VME總線的板間通訊設計
　　VME總線是軍用標準總線的主流類型，其技術成熟可靠，發(fā)展時間長，廣泛應用于水下通信、雷達聲納、軟件無線電等領域?；贒SP程序下載和數(shù)據(jù)監(jiān)控的高穩(wěn)定性要求，我們在系統(tǒng)中采用VME總線實現(xiàn)上位機與下位機的板間通訊。下位機之間的通訊主要涉及到的是數(shù)據(jù)傳輸。VME總線對于此類傳輸就具有協(xié)議復雜，調(diào)試困難以及速度慢等弱點。因此我們采用目前通用的高速數(shù)據(jù)傳輸總線FPDP實現(xiàn)下位機之間通訊。
　　FPDP（front panel data port）前面板數(shù)據(jù)口協(xié)議是由VITA Standards Organization提出的?；谧钚〉却龝r間與精確傳輸速率，F(xiàn)PDP總線用于在兩個或多個VME總線子板之間提供高速數(shù)據(jù)傳輸，總線寬度為32bit，通過80線帶狀電纜連接。單一發(fā)送設備，沒有總線沖突，協(xié)議不包含地址和仲裁周期。數(shù)據(jù)傳輸速率完全由發(fā)送設備的時鐘決定，TTL時鐘strobe頻率最高為20MHz，±PECL data strobe的頻率最高為40MHz，因此數(shù)據(jù)傳輸最大帶寬為160MB/S。
　　基于FPDP總線的高速數(shù)據(jù)板間傳輸設計實現(xiàn)分為信號發(fā)送和信號接收兩部分。它包括FPDP主發(fā)送端（FPDP/TM）、發(fā)送端（FPDP/T）、FPDP主接收端（FPDP/RM）和接收端（FPDP/R）。FPDP總線可擴展為一個主發(fā)送端、多個發(fā)送端和一個主接收端、多個接收端的形式。這種可擴展傳輸結(jié)構(gòu)完全符合本文介紹的高速信號處理系統(tǒng)各種結(jié)構(gòu)下多種數(shù)據(jù)傳輸方式要求。如圖1所示，在系統(tǒng)中，子板通訊采用多條FPDP總線。數(shù)據(jù)采集板只設計有FPDP/TM接口，主要負責各通道數(shù)據(jù)采集發(fā)送。DSP信號處理板同時設計有FPDP/TM和FPDP/RM接口，配合系統(tǒng)結(jié)構(gòu)重組。系統(tǒng)處于多板獨立并行處理結(jié)構(gòu)時，DSP板啟動RM模塊，只做數(shù)據(jù)接收終端。系統(tǒng)處于多板串行結(jié)構(gòu)時，前板的FPDP/TM與后板的FPDP/RM相接，構(gòu)成獨立的FPDP總線，從而配合多個DSP板流水作業(yè)。在多通道或者多板并行處理結(jié)構(gòu)中，每個FPDP總線上，必須且只能設定一個主接收端和一個主發(fā)送端。
　　在系統(tǒng)中我們可以通過硬件編程、開關和軟件修改對FPDP/TM、FPDP/RM進行配置，實現(xiàn)各個系統(tǒng)結(jié)構(gòu)中數(shù)據(jù)實時多向傳輸。
　　3、并行處理系統(tǒng)板極設計
　　3.1 單板結(jié)構(gòu)及功能描述
　　本文介紹的高速實時信號處理系統(tǒng)，其核心子板是多DSP并行處理機。它包括多DSP模塊、VME總線模塊和FPDP總線模塊。DSP選用TMS320C6701芯片，它是TI公司第一代采用VelociTITM高性能超長指令字結(jié)構(gòu)的高性能32位浮點型數(shù)字型號處理器，其運行時鐘頻率最高可達167MHz，峰值處理速度可以達到1GFLOPS和34MMACS的運算能力。