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?。ǎ玻?ＦＰＧＡ 作為系統(tǒng)數(shù)據(jù)緩存、通信與控制中樞，以此
為核心，通過數(shù)據(jù)與控制總線聯(lián)接端口控制 ＣＰＬＤ芯片，通過
ＥＭＩＦ總線分別聯(lián)接ＤＳＰ （Ａ）、ＤＳＰ （Ｂ）和ＤＳＰ （Ｃ）處理芯
片；
?。ǎ常?a target='_blank' class='arckwlink_none'>端口控制 ＣＰＬＤ芯片的輸入端聯(lián)接多路并行 ＡＤＣ 模
數(shù)轉(zhuǎn)換芯片，輸出端口聯(lián)接 ＬＣＤ輸出顯示模塊；
?。ǎ矗┯性淳w振蕩器與 ＦＰＧＡ 芯片聯(lián)接，ＦＰＧＡ 芯片將有
源晶體振蕩器分為４路時鐘信號輸出，分別輸出到 ＣＰＬＤ 和３
片 ＤＳＰ芯片；
?。ǎ担┫到y(tǒng)電源模塊為 ５Ｖ 單 電 源 供 電，產(chǎn) 生 系 統(tǒng) 需 要 的
?。常常帧ⅲ玻担?、１．２Ｖ 電源電壓；
?。ǎ叮┒嗦凡⑿?ＡＤＣ模數(shù)轉(zhuǎn)換芯片對陣列接收信號進行采
集，將采集的數(shù)據(jù)傳輸?shù)?ＣＰＬＤ緩存空間中，ＣＰＬＤ 緩存空間
半滿后將數(shù)據(jù)傳輸?shù)?ＦＰＧＡ 數(shù)據(jù)存儲 ＦＩＦＯ 中，并將數(shù)據(jù)轉(zhuǎn)換
為復(fù)數(shù)數(shù)據(jù)保存；
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