近年來隨著計算機技術的發(fā)展，PCI局部總線已逐步取代ISA總線成為家用電腦的標準總線。PCI總線具有總線主控能力，在33 MHz時鐘的工作條件下，突發(fā)傳輸速率峰值可達132 MB·s-1;其次它擁有獨立的配置空間，可實現(xiàn)即插即用。這些優(yōu)點使得PCI總線在數(shù)據(jù)采集、嵌入式系統(tǒng)和測控等領域得到廣泛應用。

實現(xiàn)PCI總線協(xié)議目前主要有專用接口芯片和CPLD實現(xiàn)兩種方式。專用接口芯片使用簡單方便、工作穩(wěn)定可靠，但往往具體應用中只用到部分功能，并且需要可編程邏輯配合使用，這樣不僅浪費專用芯片的資源，而且也增加了電路板面積。采用Complex Programmable Logic Device（CPLD）實現(xiàn)突出的優(yōu)點就在于其靈活的可編程性，這使得硬件電路的升級只需改進軟件就可實現(xiàn)，大大提高了硬件平臺的通用性；此外CPLD內部有豐富的邏輯資源，可將用戶控制邏輯和PCI接口邏輯在同一塊芯片中實現(xiàn)，這樣不僅充分利用了邏輯資源，還能使系統(tǒng)設計顯得更加緊湊。

文中主要介紹了采用CPLD實現(xiàn)32 bit 33 MHzPCI從設備接口的設計方法，該從設備接口模塊遵從PCI規(guī)范2.2版，實現(xiàn)了資源的自動配置，支持突發(fā)傳輸，并為用戶提供了一個簡單的接口。設計完成后配置到一塊PCI開發(fā)板上的CPLD中，系統(tǒng)工作穩(wěn)定、可靠，驗證了該設計方法的工程可行性。

1、 PCI總線協(xié)議簡介

一個PCI系統(tǒng)中，如果某設備取得了總線控制權，就稱其為主設備；而被主設備選中以進行通信的設備稱為從設備或目標設備。PCI接口信號線共有100根，分為系統(tǒng)信號、仲裁信號、接口控制信號、地址/數(shù)據(jù)線、錯誤報告信號、中斷信號等類型，其中作為從設備至少需要47條信號線。表1中列出了從設備接口設計必需的接口信號及說明。

一個完整的PCI總線交易過程如下：要發(fā)起數(shù)據(jù)交易的設備先置REQ#，在得到仲裁器的許可（GNT#）后，通過拉低FRAME#啟動一個傳輸交易（TRA NSACTION），并同時在AD［31:0］總線上放置地址，在CBE［3:0］總線上放置命令。PCI總線上所有的設備都對此地址譯碼，被選中的從設備要置DEVSEL#有效以聲明自己被選中，同時對命令譯碼確定訪問類型。在接下來的數(shù)據(jù)期中，IRDY#和TRDY#分別表示主、從設備準備好。兩者同時有效，則在時鐘上升沿傳輸數(shù)據(jù)；主從雙方可以分別通過使IRDY#或TRDY#無效，在數(shù)據(jù)期中插入等待周期。數(shù)據(jù)傳輸結束前，主設備通過撤銷FRAME#并建立IRDY#標明只剩最后一組數(shù)據(jù)要傳輸，并在數(shù)據(jù)傳輸完后放開IRDY#以釋放總線控制權。從設備也可以通過有效STOP#信號來請求終止傳輸，從設備斷開連接有RETRY、DISCONNECT和ABORT3種情況，RETRY是由于數(shù)據(jù)傳輸?shù)钠鹗甲止?jié)超過16個PCI時鐘周期引起的；DISCONNECT是由于在數(shù)據(jù)傳輸?shù)姆瞧鹗甲止?jié)，從設備在8個時鐘周期里不能對主設備做出反應引起的；ABORT是由于目標設備發(fā)現(xiàn)嚴重錯誤或者不能完成數(shù)據(jù)請求，而使STOP#和DEVSEL#都無效來終止當前進程。傳輸終止后總線進入空閑狀態(tài)，等待下個PCI總線交易開始。

表1 PCI從設備接口信號線

表1中，#表示信號低電平有效，否則為高電平有效。IN表示標準的輸入信號，OUT表示標準的輸出驅動信號，T/S表示雙向的三態(tài)輸入/輸出信號，S/T/S表示持續(xù)且低電平有效的三態(tài)信號，O/D表示漏極開路信號。

2、 PCI從設備接口的CPLD實現(xiàn)

設計的32 bit 33 MHz PCI從設備接口的內部結構框圖如圖1所示，由結構圖可以看出它主要由狀態(tài)機、配置空間、譯碼模塊、數(shù)據(jù)通道、奇偶校驗和重試模塊組成。PCI從設備接口實現(xiàn)的功能是將一個不符合PCI總線協(xié)議的設備橋接到PCI總線上，為計算機PCI總線和用戶應用之間傳輸數(shù)據(jù)提供一個數(shù)據(jù)通道。該從設備接口為用戶提供了一個簡單的總線接口，特別適合PCI總線與32位SRAM或FIFO等高速存儲設備的橋接。

圖1 PCI從設備接口的內部結構框圖

表2 用戶總線信號定義

2.1 狀態(tài)機

狀態(tài)機是整個PCI從設備接口設計的控制核心，它控制著PCI總線交易時序和控制信號的產生，文中結合PCI規(guī)范的要求，使用Verilog HDL語言、采用One-hot編碼方式設計了全同步狀態(tài)機，狀態(tài)機由表3所列的8個狀態(tài)組成，狀態(tài)機狀態(tài)轉移圖如圖2所示。

圖2 PCI從設備狀態(tài)機

表3 狀態(tài)機的狀態(tài)名、狀態(tài)變量和狀態(tài)說明

PCI目標狀態(tài)機狀態(tài)轉移有以下幾種情形：

（1）Idle→B_busy→Idle，地址譯碼設備未被選中，則處于B_busy總線忙狀態(tài)等待總線交易結束，直到FRAME#失效當前總線交易結束才返回Idle.

（2）Idle→B_busy→Wait→Backoff→Turn_ar→Idle，設備未能在16個時鐘周期內準備好第一個傳輸數(shù)據(jù)，超時重試（RETRY）斷開連接，總線停留在Backoff等待總線撤消FRAME#，然后總線釋放返回空閑態(tài)。

（3）Idle→B_busy→Wait→（R_wait）→L_data→（Backoff）→Turn_ar→Idle，從設備同時有效Ready和term信號，表明從設備不支持突發(fā)傳輸或者沒有更多的數(shù)據(jù)存儲空間進行突發(fā)傳輸，只能進行最后一個數(shù)據(jù)交易。如果是讀交易，則插入讀等待狀態(tài)R_wait.

若訪問為突發(fā)訪問，當惟一的數(shù)據(jù)期完成以后，總線停留在Backoff狀態(tài)等待主設備無效FRAME#，然后交易結束。

（4）Idle→B_busy→Wait→（R_wait）→Data→（L_data）→（Backoff）→Turn_ar→Idle，突發(fā)數(shù)據(jù)交易，讀交易則插入讀等待狀態(tài)R_wait.若從設備提出終止，則插入L_data和Backoff狀態(tài)與主設備斷開連接；若是主設備提出終止則正常的結束總線交易。

在設計中，配置訪問不支持突發(fā)傳輸，總線時序和情形（3）一致；而內存訪問支持突發(fā)傳輸，情形（3）和（4）的時序均會出現(xiàn)。用戶應用可以通過Ready和Term信號不同的輸入組合來控制狀態(tài)機的狀態(tài)轉移，如表4所示。但是在本設計中的順序要么是先等待，然后正常數(shù)據(jù)交易、正常結束或者提出斷開連接；要么是先等待，然后重試直接斷開連接，只有這兩種順序，用戶應用不能在正常數(shù)據(jù)交易期中再插入等待狀態(tài)，這是不允許的。

表4 Ready和Term輸入組合說明

2.2 配置空間

配置空間是容量為256 Byte并具有特定記錄結構或模型的地址空間，包括頭標區(qū)和設備有關區(qū)，前64 Byte是頭標區(qū)，用來唯一的識別設備，并使設備能以一般的方法控制，是PCI設備必須實現(xiàn)的。

本模塊實現(xiàn)了頭標區(qū)所有的字段，可讀可寫字段中可寫的位由觸發(fā)器來實現(xiàn)，其它位和只讀字段全部硬件連線接地或者接高。通過配置空間寄存器，配置軟件可以確定設備的存在、功能以及資源請求。配置空間主要字段的設置及含義說明如表5所示。

表5 PCI配置空間字段值及說明

2.3 譯碼

譯碼模塊包括命令譯碼、地址譯碼。在總線交易的地址期，譯碼模塊通過將AD信號線地址期的值與配置空間基址寄存器值相比較，確定訪問是否落在本設備的地址空間范圍內；或確定是否被選作配置訪問的目標設備。同時對地址期C/BE信號線的值進行命令譯碼，確定總線訪問的類型，本模塊支持配置讀、寫和內存讀、寫4種PCI總線訪問方式。若譯碼后設備被選中，則發(fā)送HIT信號通知狀態(tài)機做進一步處理。

表6 支持的PCI總線命令

2.4 數(shù)據(jù)通道

在總線交易的地址期，數(shù)據(jù)通道鎖存AD總線上的地址信號，并在IRDY#和TRDY#同時有效的時鐘上升沿，將地址自動增加一個雙字地址并提供給用戶接口。

在數(shù)據(jù)期，寫交易時將AD總線上的數(shù)據(jù)寫入配置空間或者用戶設備，在讀交易時數(shù)據(jù)通道負責將要讀出的配置數(shù)據(jù)或用戶設備數(shù)據(jù)鎖存送到AD總線上，并產生偶校驗值送給奇偶校驗模塊。數(shù)據(jù)通道為PCI訪問配置空間和用戶設備提供了一個地址和數(shù)據(jù)接口。

2.5 奇偶校驗

奇偶校驗主要用來確定主設備是否成功的尋址到它希望的目標設備，以及數(shù)據(jù)傳輸?shù)恼_與否，在總線交易中，任何設備驅動數(shù)據(jù)總線輸出數(shù)據(jù)，就必須在相應的地址或者數(shù)據(jù)的下一個時鐘周期驅動PAR線。設計中省去了奇偶校驗值的檢驗電路，只實現(xiàn)了必須的偶校驗值產生電路，計算出要輸出數(shù)據(jù)和CBE的偶校驗值后，在數(shù)據(jù)期的下一個總線時鐘周期送給主設備檢驗。

2.6 重試模塊

從設備接口如果承諾了一個數(shù)據(jù)交易，則必須在16個時鐘周期內準備好發(fā)送和接受數(shù)據(jù)，否則超時重試。如果用戶設備被選作交易的從設備，但沒有準備好，無法開始起始字節(jié)的數(shù)據(jù)交易，則狀態(tài)機一直處于等待狀態(tài)，如果在規(guī)定的時間內用戶設備仍沒有有效Ready信號，該模塊通知狀態(tài)機超時重試，然后斷開連接。

2.7 其他邏輯

該部分主要包括一個總線選擇器和一個三態(tài)總線驅動器?？偩€選擇器根據(jù)總線訪問的類型，選通配置空間讀數(shù)據(jù)或用戶設備數(shù)據(jù)送至數(shù)據(jù)通道；三態(tài)總線驅動器對輸出到用戶設備的數(shù)據(jù)進行三態(tài)驅動。

3 、時序仿真

文中采用Verilog HDL語言設計實現(xiàn)了上述模塊，在Altera公司MAX+plusIl10.0軟件環(huán)境下，選用FLEX10K20RC208-3器件進行綜合編譯，占用341個邏輯單元，最高工作頻率36 MHz，滿足PCI總線的時序要求。圖3是內存突發(fā)讀訪問的時序仿真波形，突發(fā)傳輸4個數(shù)據(jù)，在每個數(shù)據(jù)傳輸?shù)南聜€時鐘周期輸出奇偶校驗值，最后用戶設備提出終止傳輸請求，最后一個數(shù)據(jù)傳輸完成后交易結束。圖4是內存突發(fā)寫訪問的時序仿真波形，突發(fā)傳輸4個數(shù)據(jù)后，主設備插入等待周期，同時用戶設備也有效Ready和Term請求終止傳輸，在第5個數(shù)據(jù)也是最后一個數(shù)據(jù)傳輸完成后，總線交易結束。這兩個時序圖屬于傳輸最后一個數(shù)據(jù)并斷開連接情形的兩種不同情況。仿真波形的分析表明，從設備接口模塊符合PCI規(guī)范的要求。

圖3 內存突發(fā)讀訪問的時序仿真波形

圖4 內存突發(fā)寫訪問的時序仿真波形

4 、結束語

將一個FIFO模塊連接到PCI從設備接口的用戶總線組成測試平臺，由FIFO的狀態(tài)和控制信號提供同步的Ready和Term信號。這個測試平臺在MAX+plusII下編譯，并下載到PCI開發(fā)板上一片EPF10K20RC208-3芯片中，安裝驅動程序后，PCI開發(fā)板正確識別、工作穩(wěn)定、讀、寫數(shù)據(jù)準確無誤；多組數(shù)據(jù)傳輸測試，測得數(shù)據(jù)突發(fā)傳輸率約可達到20 MB·s-1.

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