ADC3910Dx 和 ADC3910Sx 是系列超低功耗 10 位 125MSPS 高速單通道和雙通道模數轉換器。高速控制環(huán)路受益于僅 1 個時鐘周期的短延遲。ADC在125Msps時僅消耗92mW，功耗隨較低采樣率而變化。

該器件采用DDR、HDDR、SDR或串行CMOS接口輸出+1.8V至+3.3V的數據，以滿足各種接收器要求。該器件使用具有可編程高閾值和低閾值、遲滯和事件計數器的數字比較器，通過每個通道的事件觸發(fā)中斷來實現模擬監(jiān)控功能。該器件是引腳兼容的ADC系列，具有8位和10位分辨率以及不同的速度等級。該器件采用 32 引腳 VQFN 封裝，支持 -40 至 +105°C 的工業(yè)溫度范圍。
*附件：adc3910d025.pdf

特性

• 采樣率高達 125MSPS
• 延遲：1 個時鐘周期
• 低功耗（2 通道）：
  • 125MSPS 時為 92mW
  • 25MSPS 時為 59mW
  • PD 模式下為 4mW
• 小尺寸：32-VQFN （4mm x 4mm）
• 單通道或雙通道ADC
• 雙數字比較器
• 參考：內部或外部
• 無遺漏代碼，±1 LSB INL
• 緩沖、差分或單端輸入
• 輸入帶寬：150MHz （3dB）
• 1.8V單電源
  • 可選的 3.3VIO 功能
• 工業(yè)溫度范圍：-40 至 105°C
• 片上數字濾波器（可選）
  • 抽取 2、4、8、16
• 并行（SDR、DDR）和串行CMOS接口
• 頻譜性能 （fIN = 5MHz）：
  • 信噪比：61dBFS
  • SFDR：65dBc

參數

方框圖

一、核心特性與器件差異

1. 共性核心特性

• 高速低延遲采樣 ：
  • 采樣率覆蓋 25MSPS（ADC3910D025/S025）、65MSPS（ADC3910D065/S065）、125MSPS（ADC3910D125/S125），低延遲模式下 數據輸出僅需 1 個時鐘周期 ，適配實時控制場景；
  • 輸入帶寬（-3dB）達 150MHz，支持差分 / 單端輸入，差分輸入滿量程（FSR）1.9Vpp，單端輸入 0.95Vpp，輸入共模電壓需匹配 VCM 引腳 1.25V 輸出。
• 高集成數字功能 ：
  • 數字下變頻器（DDC） ：支持 2/4/8/16 倍實抽取，輸出數據率隨抽取比降低（如 125MSPS 抽取 16 倍后輸出 7.8125MSPS），阻帶抑制≥70dB，可放松外部抗混疊濾波器要求；
  • 雙數字比較器 ：每通道獨立可編程高 / 低閾值與滯回，支持電平比較（超閾值觸發(fā)）與斜率比較（相鄰采樣差值觸發(fā)），通過 ALERT 引腳輸出中斷，適配信號超限監(jiān)測；
  • 統(tǒng)計引擎 ：實時統(tǒng)計指定窗口內采樣數據（最小 / 最大值、樣本計數、求和、平方和），窗口大小可配置（256~256×21?樣本），支持連續(xù) / 單次采集，適配信號特征分析。
• 靈活電源與接口 ：
  • 單電源供電：AVDD（模擬 1.8V）與 IOVDD（數字 1.8V~3.3V），電源電流隨采樣率降低而減?。p路 25MSPS 時 AVDD 電流 29mA，125MSPS 時 39mA），掉電模式功耗僅 4mW；
  • 數字接口：支持并行（DDR/HDDR/SDR）與串行 CMOS 輸出，數據格式可選二進制補碼（默認）或偏移二進制，輸出 lanes 可配置（2/4/8 lane），適配不同 FPGA/MCU 接口需求；
  • 參考源：內置 1.2V 參考（溫度漂移典型 102ppm/°C），支持外部 1.2V 參考輸入（需并聯 10μF+0.1μF 去耦電容），外部參考時增益誤差更低（±0.2% FSR）。
• 可靠性能指標 ：
  • DC 精度：10 位無失碼，微分非線性（DNL）典型 ±0.4LSB（最大 2.1LSB），積分非線性（INL）典型 ±0.5LSB（最大 2.1LSB），增益誤差（外部參考）±0.2% FSR，偏移誤差典型 ±1LSB；
  • AC 性能：5MHz 輸入時，信噪比（SNR）典型 60.6dBFS、無雜散動態(tài)范圍（SFDR）典型 64dBc、總諧波失真（THD）典型 - 63dBc，通道隔離串擾典型 90dBc，滿足中高頻信號采樣需求；
  • ESD 防護：全引腳人體放電模型（HBM）±1000V、帶電器件模型（CDM）±500V，符合 JEDEC JESD22 標準，工業(yè)環(huán)境可靠性高。

2. 器件差異（雙路 Dx vs 單路 Sx）

二、封裝與引腳功能

1. 封裝規(guī)格

全系采用 4mm×4mm 32 引腳 VQFN（RSM 封裝） ，底部裸露熱焊盤（需與 PCB 接地焊盤連接以優(yōu)化散熱），熱阻參數：

• 結到環(huán)境（RθJA）38.1°C/W，結到板（RθJB）17.9°C/W，結到殼底（RθJC (bot)）7.8°C/W，適配高密度 PCB 布局，確保高功率下的散熱可靠性。

2. 關鍵引腳分類與功能

三、電氣規(guī)格與工作條件

1. 電源要求

2. 關鍵電氣參數（典型值，TA=25°C，AVDD=1.8V，IOVDD=1.8V，內部參考）

四、核心功能與工作模式

1. 模擬前端與采樣流程

• 信號路徑 ：差分 / 單端輸入→輸入緩沖→ADC 采樣→數字信號處理（DDC / 比較器 / 統(tǒng)計引擎）→并行 / 串行 CMOS 輸出；
• 交織模式（僅雙路 Dx） ：兩通道 180° 相位交織采樣，采樣率翻倍（如 CLK=62.5MHz 時輸出 125MSPS），需通過寄存器（0x84）配置增益 / 偏移校準，抵消通道失配；
• 輸入配置 ：差分模式下輸入信號共模電壓需匹配 VCM（1.25V±50mV），AC 耦合時需通過電阻網絡拉至 VCM；單端模式需將負端接 VCM，此時 SNR 降低 3dB。

2. 數字功能與接口配置

• 數字下變頻器（DDC） ：
  • 通過寄存器（0x200）配置抽取比，抽取后輸出帶寬隨抽取比降低（如抽取 4 倍時帶寬 = 0.8× 采樣率 /(4×2)），125MSPS 抽取 16 倍后帶寬 3.125MHz；
  • NCO（數控振蕩器）頻率可配置，支持信號下變頻至基帶，輸出 I/Q 復數數據，減少后端處理器算力消耗。
• 數字比較器 ：
  • 閾值配置：通過寄存器（0xC8~0xD3）設置高閾值（COMP_THRESHOLD_HI）、低閾值（COMP_THRESHOLD_LO）與滯回（COMP_HYSTERESIS），滯回默認 0，斜率比較時需置 0；
  • 觸發(fā)模式：事件觸發(fā)（單次超閾值即觸發(fā) ALERT）或窗口觸發(fā)（指定窗口內超閾值次數達閾值觸發(fā)），窗口大小通過寄存器（0x1EA）配置。
• 統(tǒng)計引擎 ：
  • 統(tǒng)計項：樣本計數（超閾值樣本數）、極值（最小 / 最大值）、求和、平方和（用于功率計算），支持存儲當前窗口（N）及前 3 個窗口（N-1~N-3）數據；
  • 窗口配置：通過寄存器（0x1A00x1A3）設置窗口大?。?56256×21?樣本），支持連續(xù)采集或單次采集（1SHOT_CHx 寄存器）。
• 數字接口模式 ：
  • 并行模式 ：支持 DDR（雙沿采樣，125MSPS 時 DCLK=250MHz）、HDDR（通道 A/B 分 lane 輸出）、SDR（單沿采樣，需雙倍 DCLK 頻率）；
  • 串行模式 ：支持 2/4/8/16 倍串行化，減少輸出 lane 數（如 125MSPS 8 倍串行化后用 2 lane 輸出），適配引腳受限場景；
  • 數據格式：二進制補碼（默認）或偏移二進制，通過寄存器（0x30A）配置，輸出位寬可配置為 8/10/12/16 位。

3. 低功耗與復位模式

• 分級掉電 ：
  • 全局掉電：通過 OEN/PD 引腳（高有效）或寄存器（0x97）觸發(fā)，掉電后 AVDD 電流典型 2mA，喚醒時間（內部參考）30μs；
  • 模塊掉電：可單獨關閉通道 A/B、參考源、DLL 等模塊（寄存器 0x8C），如關閉通道 B 可降低 12mA AVDD 電流。
• 復位機制 ：
  • 硬件復位：RESET 引腳高有效，復位后寄存器恢復默認值，需等待 200000 個 CLK 周期后配置；
  • 軟件復位：通過寄存器（0x00）RESET 位觸發(fā)，自清除，無需外部引腳操作。

五、寄存器配置

1. 核心寄存器功能

• 配置寄存器（基礎功能） ：
  • 0x00（RESET）：軟件復位，置 1 后自動清 0，復位所有寄存器；
  • 0x84（INTERLEAVE）：雙路器件交織模式使能（bit2=1），僅 Dx 系列支持；
  • 0x98（INTERFACE_CFG_1）：接口模式配置，HDDR 使能（bit5）、SDR 使能（bit4）、ALERT 引腳驅動強度（bit3~0）；
  • 0x30B（DEV_CFG_4）：參考源選擇（bit6=1 為外部參考）、單端輸入使能（bit5=1）、分辨率配置（bit0=1 為 8 位，默認 10 位）。
• 數字功能寄存器 ：
  • 0x200（DDC_CFG_1）：DDC 抽取比配置（bit20）、通道數據選擇（bit53）；
  • 0xC80xD3（COMP 系列）：比較器高 / 低閾值、滯回、斜率比較使能（bit54）；
  • 0x1A4（STATS_ENABLE）：統(tǒng)計引擎使能（bit5 = 通道 B，bit4 = 通道 A）、單次采集使能（bit1~0）；
  • 0x1B4~0x1ED（ALERT 系列）：ALERT 觸發(fā)源選擇、極性反轉、窗口閾值配置。

2. SPI 配置流程

• 寫操作 ：SEN 拉低使能→SCLK 上升沿 latch 16 位數據（bit15=0 為寫，bit14~0 為地址 + 數據）→SEN 拉高完成；
• 讀操作 ：SEN 拉低→SCLK 上升沿 latch 16 位讀命令（bit15=1）→SEN 拉高前讀取 SDIO 輸出數據；
• 初始化流程 ：上電→AVDD 穩(wěn)定（2ms）→硬件復位→等待 200000 CLK 周期→配置參考源 / 接口 / 數字功能。

六、應用與設計建議

1. 典型應用場景

• 激光雷達（LiDAR） ：125MSPS 采樣率 + 150MHz 帶寬適配高速激光信號采集，DDC 抽取功能降低后端數據處理壓力；
• 低延遲控制環(huán)路 ：1 時鐘周期延遲 + 97mW 低功耗，適配電機控制、工業(yè)伺服等實時響應場景；
• 無線電接收機 ：雙路同步采樣 + 高 SFDR（64dBc），支持 I/Q 信號同步采集，簡化接收機架構。

2. 設計建議

• 電源與去耦 ：
  • AVDD 與 IOVDD 獨立供電，避免數字噪聲耦合至模擬端，AVDD 推薦用 LDO（如 TPS7A4701）二次穩(wěn)壓，降低開關噪聲；
  • VREF 引腳并聯 10μF X5R 陶瓷電容 + 0.1μF 陶瓷電容，距離引腳＜2mm，REFM 需短接至 GND，減少參考噪聲。
• PCB 布局 ：
  • 劃分模擬區(qū)（AINx、VREF、VCM）與數字區(qū)（D0~D11、DCLK），模擬地與數字地僅在熱焊盤單點連接；
  • 模擬輸入布線：差分對長度匹配 ±0.5mm，阻抗控制 50Ω，遠離數字信號線；CLK 時鐘線短路徑布線，串聯 50Ω 匹配電阻；
  • 熱焊盤設計：裸露熱焊盤需與 PCB 接地銅皮充分焊接，通過過孔連接至內層地，優(yōu)化散熱。
• 輸入保護 ：
  • 模擬輸入串聯 10Ω 限流電阻 + 22pF 濾波電容，防止浪涌電流損壞輸入緩沖；
  • 共模匹配：AC 耦合時，通過 1kΩ 電阻網絡將輸入共模電壓拉至 VCM（1.25V），避免通道失配。

七、訂購與環(huán)境信息

1. 訂購型號參數

2. 可靠性與防護

• ESD 防護 ：全引腳 HBM±1000V、CDM±500V，符合 JEDEC JESD22 標準，焊接時需遵循 ESD 防護流程；
• 質量保證 ：量產型號通過溫度循環(huán)（-40°C~+105°C）、濕度偏壓（85°C/85% RH）測試，MTBF（平均無故障時間）達 10?小時以上，適合長期工業(yè)應用。