隨著 AMD Spartan UltraScale+ 系列現(xiàn)已投入量產(chǎn)，解鎖其功能集的最快途徑便是采用最新 AMD Vivado 工具版本（ 2025.1 或更高版本）和全新操作指南資源。該集成型設(shè)計套件能通過一鍵式時序收斂，將設(shè)計從 RTL 階段推進(jìn)到硬件階段，從而幫助縮短迭代周期。讓我們來看看該設(shè)計套件提供的功能特性。

統(tǒng)一流程，減少迭代次數(shù)

Vivado 工具流程將仿真、綜合、實現(xiàn)、時序分析和調(diào)試整合到單個工具鏈中——并集成了流程的每個階段：

通過多種途徑的設(shè)計輸入：RTL 導(dǎo)入、通過 IP Integrator 進(jìn)行基于塊的設(shè)計，或使用 AMD Vitis 統(tǒng)一軟件平臺導(dǎo)入使用 C/C++ 或 MathWorks開發(fā)的 IP。

仿真：使用XSIM在 RTL、綜合后和布局布線后進(jìn)行功能驗證，以及硬件協(xié)同仿真。

綜合與布局布線：內(nèi)置的免許可綜合功能與布局布線協(xié)同工作，助力實現(xiàn) QoR 目標(biāo)，包括引導(dǎo)流程和機(jī)器學(xué)習(xí)驅(qū)動算法，以快速滿足時序收斂要求。

調(diào)試：使用ChipScope以系統(tǒng)內(nèi)硬件速度采集和分析信號——直接在 Vivado 工具環(huán)境進(jìn)行。

典型的設(shè)計循環(huán)可從 RTL 或基于 IP 的輸入開始，通常使用 Vivado 工具中的HDL 模板來創(chuàng)建計數(shù)器、狀態(tài)機(jī)和其他常見結(jié)構(gòu)，然后通過仿真進(jìn)行驗證。在實現(xiàn)之前，約束向?qū)Ш虸/O 規(guī)劃查看器可幫助確認(rèn)時鐘、I/O 布局和約束分組。設(shè)計檢查點支持在任何階段暫停和恢復(fù)綜合或布局布線。隨著 PCB 設(shè)計的演進(jìn)，后期更改（例如 I/O 交換或引腳重新分配）可以通過增量編譯高效處理。

快速迭代對于小型 FPGA 設(shè)計至關(guān)重要，每天進(jìn)行多次迭代是常態(tài)，因此集成型流程避免了管理來自不同工具的中間文件的需求。面向 Spartan UltraScale+ 的 Vivado 設(shè)計套件教程視頻演示了如何在一個項目中構(gòu)建、仿真和實現(xiàn)完整的設(shè)計。

一鍵式時序收斂

要在一鍵式流程中滿足時序要求而無需手動調(diào)整 RTL，這是 FPGA 設(shè)計人員面臨的一個常見挑戰(zhàn)。為了滿足 FMAX（最大工作頻率）目標(biāo)而進(jìn)行多次設(shè)計變更，一直是導(dǎo)致項目延誤的常見原因。猜測哪些布局布線方案可能會改善 FMAX，然后等待數(shù)小時才能看到結(jié)果，并期盼獲得更好的結(jié)果，這些過程可能會陷入“無休止”的循環(huán)。

Vivado 設(shè)計套件經(jīng)過多個版本的調(diào)優(yōu)，以滿足最復(fù)雜 FPGA 和自適應(yīng) SoC 的 FMAX目標(biāo)。Vivado 設(shè)計套件 2025.1 版本和 Spartan UltraScale+ SU35P FPGA 結(jié)合使用時采用一鍵式流程，可在至高 250 MHz 的頻率下實現(xiàn)平均 92% 的通過率1，無需任何設(shè)計變動，從而消除了為滿足時序要求而反復(fù)試驗的周期。設(shè)計人員可以依賴基于約束的流程、自動管道化和預(yù)優(yōu)化的布局布線策略，無需深厚的工具專業(yè)知識或手動調(diào)優(yōu)。

廣泛、優(yōu)化的 IP 產(chǎn)品組合助力快速開發(fā)

IP 復(fù)用是加速設(shè)計的關(guān)鍵，Vivado IP 編目提供了顯著的領(lǐng)先優(yōu)勢——近 400 個預(yù)驗證的軟核，使您能夠快速構(gòu)建基礎(chǔ)架構(gòu)并專注于IP 差異化。Spartan UltraScale+ 高密度器件中新的硬塊（包括 LPDDR4x/5 內(nèi)存控制器和 PCIeGen4 ）可助力進(jìn)一步加速設(shè)計收斂，提供交鑰匙性能。通過消除對可編程邏輯的需求，高端器件中的硬 IP 預(yù)計可將整體能效提升至多 60%2。

在 Vivado IP 目錄中，您可以探索和實例化各種 IP——從基礎(chǔ)組件到水平子系統(tǒng)（如 DSP、接口和內(nèi)存控制器），一直到針對工業(yè)、汽車、視覺和其他市場的應(yīng)用量身定制的垂直 IP。

利用 VivadoIP Integrator這一通過 AXI 互連自動化簡化組裝的圖形界面，能將硬 IP、軟 IP 和自定義 RTL 相結(jié)合。

準(zhǔn)備開始了嗎

Spartan UltraScale+ 器件現(xiàn)已投入量產(chǎn)，AMD Vivado 設(shè)計套件的完全支持現(xiàn)已開放免費下載。無論您是 Vivado 工具新手、Spartan UltraScale+ 系列新手，還是兩者兼而有之，專用資源頁面都包含教程、視頻、參考設(shè)計和文檔，助您快速上手。

1. 基于 AMD 在 2025 年 7 月進(jìn)行的最差負(fù)時序裕量測試，針對 AMD Vivado 設(shè)計套件 2025.1 版和 Spartan UltraScale+ SU35P FPGA，分別在 -1（最慢）速度等級（150MHz -250Mhz）下對 46 個設(shè)計，以及在 -2（最快）速度等級（200MHz – 250Mhz）下對 41 個設(shè)計進(jìn)行了測試。結(jié)果因器件、設(shè)計、配置和其他因素而有所不同。 (VIV-018)

2. 預(yù)測基于 AMD 在 2024 年 1 月進(jìn)行的內(nèi)部分析，使用基于 AMD Artix UltraScale+ AU7P FPGA 邏輯規(guī)模計數(shù)的總功耗計算（靜態(tài)功耗加動態(tài)功耗），借助 Xilinx 功耗估算器 (XPE) 工具 2023.1.2 版本，估算 AMD Spartan UltraScale+ SU200P FPGA 與 AMD Artix 7 7A200T FPGA 的總功耗對比。總功耗接口結(jié)果可能會在最終產(chǎn)品發(fā)布后，因配置、設(shè)計、使用和其他因素而有所不同。(SUS-006)

2025 年超威半導(dǎo)體公司版權(quán)所有。保留所有權(quán)利。AMD、AMD Arrow 標(biāo)識、Spartan、UltraScale+、Vivado 及其組合為超威半導(dǎo)體公司的商標(biāo)。PCIe 是 PCI-SIG 公司的注冊商標(biāo)。本文中使用的其他產(chǎn)品名稱僅用于識別目的，可能是其各自所有者的商標(biāo)。特定 AMD 技術(shù)可能需要第三方的支持或激活。支持的特性可能因操作系統(tǒng)而異。請與系統(tǒng)制造商確認(rèn)具體特性。任何技術(shù)或產(chǎn)品都無法做到完全安全。