亚洲精品久久久久久久久久久,亚洲国产精品一区二区制服,亚洲精品午夜精品,国产成人精品综合在线观看,最近2019中文字幕一页二页

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

串擾如何影響信號完整性和EMI

Altium ? 來源:Altium ? 2025-08-25 11:06 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

博客作者:Dario Fresu

歡迎來到 “掌握 PCB 設計中的 EMI 控制” 系列的第六篇文章。本文將探討串擾如何影響信號完整性和 EMI,并討論在設計中解決這一問題的具體措施。

81048ce4-7e84-11f0-a18e-92fbcf53809c.png

圖 1:Altium Designer 中的 PCB 設計示例

串擾是現(xiàn)代印刷電路板(PCB)設計中最常見的問題之一。隨著 PCB 密度不斷增加,這一現(xiàn)象愈發(fā)普遍。在越來越小的板載區(qū)域集成更多高速接口的趨勢加劇了這一挑戰(zhàn) —— 緊湊的布局導致走線間距縮小,顯著增加串擾風險。

本質上,信號串擾是指電信號從一個網絡(或走線)無意耦合到另一個網絡的現(xiàn)象。當一條走線上傳輸?shù)男盘柈a生的電磁場與相鄰走線相互作用時,串擾即會發(fā)生。其中,攜帶原始信號的走線稱為 “干擾線”,接收干擾信號的走線稱為 “受害線”。

8136eeaa-7e84-11f0-a18e-92fbcf53809c.png

圖 2:電路中串擾的表現(xiàn)示例

在電磁干擾(EMI)領域,串擾的影響尤為關鍵 —— 它不僅可能成為系統(tǒng)內部干擾的源頭,還可能成為干擾其他設備的電磁輻射源。需要注意的是,串擾不僅發(fā)生在傳輸信號電流的信號走線之間,也會出現(xiàn)在返回參考導體(返回電流流回源端的路徑)中,例如 “地彈” 現(xiàn)象,即是返回參考導體中發(fā)生的串擾。

理解串擾及其影響

串擾現(xiàn)象主要由導體間的容性耦合和感性耦合引起。當兩條或多條走線排布過近,且信號電壓和電流隨時間變化時,干擾線邊緣的邊緣場(電場和磁場)會耦合到附近的受害線,導致受害線上產生不必要的噪聲。

PCB 設計師在減少串擾和有效抑制 EMI 方面的核心任務,是最小化這些邊緣場對其他導體的影響,避免噪聲從一條走線傳播到另一條走線。

814ca9de-7e84-11f0-a18e-92fbcf53809c.png

圖3:信號走線間的感性耦合與容性耦合示例

從 EMI 角度看,當噪聲通過 PCB 走線、連接走線的導線或導體產生輻射時,串擾就會成為問題。

串擾的類型

處理串擾問題時,區(qū)分兩種類型尤為重要:近端串擾(NEXT)和遠端串擾(FEXT)。

近端串擾(NEXT):發(fā)生在信號傳輸端同一側的串擾,即干擾信號在電路的發(fā)送端耦合到相鄰導體。

遠端串擾(FEXT):發(fā)生在信號傳輸端對側的串擾,即干擾信號在電路的接收端耦合到相鄰導體。兩者的核心區(qū)別在于:NEXT 出現(xiàn)在源端附近,沿信號傳播反方向(反向)耦合;FEXT 出現(xiàn)在目的端附近,沿信號傳播方向(正向)耦合。

Altium Designer 中的實用布局策略

盡管信號串擾的復雜性足以獨立成篇,但仍有多種方法可降低其影響,且大部分技術依賴 PCB 布局設計 —— 幾何結構設計至關重要。以下是減少串擾最有效的布局策略:

增大導體間距:增加走線間距離,使電場和磁場無法相互耦合。

816809b8-7e84-11f0-a18e-92fbcf53809c.png

圖 4:信號走線間距優(yōu)化前后示例

我們可以采用的另一種技術是縮小信號走線與返回參考平面之間的間距。這將使信號場與其返回參考平面緊密耦合,減少這些場向其他導體的擴散。

此外,縮短信號導體和返回參考導體這兩者的長度,將減少不同網絡之間的耦合量。這也很直觀,因為導體暴露得越少,噪聲耦合到其他導體的可能性就越小。

8189924a-7e84-11f0-a18e-92fbcf53809c.png

圖 5:Altium Designer 中信號與返回參考平面緊密耦合的 3D 視圖

另一種減少串擾的常用方法是為不同信號的返回路徑提供多個導體,這一方法可有效應用于 IC、連接器和 PCB 走線。

例如,這意味著在使用帶狀電纜或其他連接器時,為不同信號網絡設置獨立的返回路徑,而非多個信號網絡共用單一返回導體。

Altium Designer 中的仿真策略

相較于憑經驗猜測電路布局中的串擾情況,使用先進工具進行精確計算更為重要。

Altium Designer 內置的信號完整性(Signal Integrity)工具是實現(xiàn)這一目標的強大功能,可對 PCB 走線上的串擾進行仿真和分析,精確預測串擾水平并深入理解其影響。通過該工具,可更精準地優(yōu)化設計。

81a271ca-7e84-11f0-a18e-92fbcf53809c.png

圖 6:使用 Altium Designer 進行串擾仿真的示例

信號完整性工具提供詳細仿真結果,幫助評估各種設計權衡 —— 理解這些權衡是最小化干擾并實現(xiàn)高性能的關鍵。該工具提供的洞見遠比單純猜測可靠。

81c43c60-7e84-11f0-a18e-92fbcf53809c.png

圖 7:Altium Designer 中使用信號完整性工具進行串擾評估的示例

借助這一先進工具,可在性能需求與布局約束之間做出明智決策,提升電路可靠性和功能性,改善信號完整性和 EMI 性能,同時提高整體設計效率。

總結

綜上所述,若要有效減少信號串擾并提升 PCB 的 EMI 性能,可采用多種策略。Altium Designer 內置的信號完整性工具對于精確預測和抑制 PCB 布局中的串擾不可或缺 —— 它使我們能夠基于數(shù)據(jù)做出決策,確保設計滿足規(guī)格要求并在各種條件下可靠運行。

如果您希望提升 PCB 設計項目水平,并充分利用可顯著簡化和優(yōu)化設計流程的先進工具,我們強烈建議您開啟Altium Designer 和 Altium 365 的免費試用。

這些前沿工具提供一系列強大功能,旨在提升設計工作流程的效率和效能,助您更輕松地在 PCB 項目中實現(xiàn)高質量成果。

關于Altium

Altium有限公司隸屬于瑞薩集團,總部位于美國加利福尼亞州圣迭戈,是一家致力于加速電子創(chuàng)新的全球軟件公司。Altium提供數(shù)字解決方案,以最大限度提高電子設計的生產力,連接整個設計過程中的所有利益相關者,提供對元器件資源和信息的無縫訪問,并管理整個電子產品生命周期。Altium生態(tài)系統(tǒng)加速了各行業(yè)及各規(guī)模企業(yè)的電子產品實現(xiàn)進程。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • emi
    emi
    +關注

    關注

    53

    文章

    3851

    瀏覽量

    133706
  • altium
    +關注

    關注

    48

    文章

    993

    瀏覽量

    121630
  • PCB設計
    +關注

    關注

    396

    文章

    4882

    瀏覽量

    93671
  • 串擾
    +關注

    關注

    4

    文章

    191

    瀏覽量

    27731

原文標題:【技術博客】掌握 PCB 設計中的 EMI 控制之抑制串擾以優(yōu)化 EMI

文章出處:【微信號:AltiumChina,微信公眾號:Altium】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    常見信號完整性的問題之PCB設計的原因與Altium Designer中的消除技術

    Altium中的信號完整性分析包括檢查信號上升時間,下降時間,提供終端方案和進行分析的能力。您還可以定義模型并設置規(guī)則和約束以及
    的頭像 發(fā)表于 08-25 15:50 ?1w次閱讀
    常見<b class='flag-5'>信號</b><b class='flag-5'>完整性</b>的問題之PCB設計<b class='flag-5'>串</b><b class='flag-5'>擾</b>的原因與Altium Designer中的<b class='flag-5'>串</b><b class='flag-5'>擾</b>消除技術

    和反射影響信號完整性

    定義:信號完整性(Signal Integrity,簡稱SI)是指在信號線上的信號質量。差的信號完整性
    的頭像 發(fā)表于 03-02 09:41 ?2154次閱讀
    <b class='flag-5'>串</b><b class='flag-5'>擾</b>和反射影響<b class='flag-5'>信號</b>的<b class='flag-5'>完整性</b>

    信號完整性仿真三個重點:信號質量、和時序

    信號完整性仿真重點分析有關高速信號的3個主要問題:信號質量、和時序。對于
    發(fā)表于 04-03 10:40 ?2359次閱讀

    信號完整性-的模型

    是四類信號完整性問題之一,指的是有害信號從一個線網傳遞到相鄰線網。任何一對線網之間都存在
    的頭像 發(fā)表于 09-25 11:29 ?2271次閱讀
    <b class='flag-5'>信號</b><b class='flag-5'>完整性</b>-<b class='flag-5'>串</b><b class='flag-5'>擾</b>的模型

    高速電路信號完整性分析與設計—

    高速電路信號完整性分析與設計—是由電磁耦合引起的,布線距離過近,導致彼此的電磁場相互影響
    發(fā)表于 09-12 10:31

    【連載筆記】信號完整性-基本含義

    噪聲3.電磁干擾(EMI)常見的信號完整性的噪聲問題,有振鈴,反射,近端,開關噪聲,非單調性,地彈,電源反彈,衰減,容
    發(fā)表于 11-22 17:36

    高速電路信號完整性分析與設計—

    高速電路信號完整性分析與設計—是由電磁耦合引起的,布線距離過近,導致彼此的電磁場相互影響
    發(fā)表于 10-06 11:10 ?0次下載

    信號完整性原理

    介紹信號完整性的四個方面,EMI,,反射,電源等。
    發(fā)表于 08-29 15:02 ?0次下載

    高速電路信號完整性分析與設計—

    高速電路信號完整性分析與設計—
    發(fā)表于 02-10 17:23 ?0次下載

    信號完整性基礎--(二)

    本章我們接著介紹信號完整性基礎第三章節(jié)剩余知識。
    的頭像 發(fā)表于 01-16 09:58 ?3010次閱讀

    信號完整性基礎-

    :即兩條信號線之間的耦合引起的線上噪聲干擾。
    的頭像 發(fā)表于 07-06 09:15 ?2459次閱讀
    <b class='flag-5'>信號</b><b class='flag-5'>完整性</b>基礎-<b class='flag-5'>串</b><b class='flag-5'>擾</b>

    信號完整性分析科普

    小的成本,快的時間使產品達到波形完整性、時序完整性、電源完整性的要求;我們知道:電源不穩(wěn)定、電源的干擾、信號間的
    的頭像 發(fā)表于 08-17 09:29 ?8200次閱讀
    <b class='flag-5'>信號</b><b class='flag-5'>完整性</b>分析科普

    和反射影響信號完整性

    和反射影響信號完整性? 和反射是影響信號
    的頭像 發(fā)表于 11-30 15:21 ?1027次閱讀

    信號完整性與電源完整性-信號

    電子發(fā)燒友網站提供《信號完整性與電源完整性-信號.pdf》資料免費下載
    發(fā)表于 08-12 14:27 ?2次下載

    高頻晶振的信號完整性挑戰(zhàn):如何抑制EMI

    在高速數(shù)字電路和射頻系統(tǒng)中,高頻晶振作為關鍵的頻率源,其信號完整性直接影響整個系統(tǒng)的性能。隨著電子技術的飛速發(fā)展,晶振的工作頻率不斷提高,電磁干擾(EMI)與
    的頭像 發(fā)表于 05-22 15:35 ?531次閱讀
    高頻晶振的<b class='flag-5'>信號</b><b class='flag-5'>完整性</b>挑戰(zhàn):如何抑制<b class='flag-5'>EMI</b>與<b class='flag-5'>串</b><b class='flag-5'>擾</b>