高速先生成員--姜杰

高速先生前不久一篇關于AC電容的文章《明知故問？？高速AC耦合電容挨得很近，串擾會不會很大……》，引起了不少粉絲的討論，最近有熱心讀者發(fā)來這樣一張圖，詢問這種節(jié)省空間的打孔方式是否可行？

熟悉電路板電源去耦電容設計的朋友，一定看出來了這種扇出方式的靈感來源：對于BGA布局相反面的去耦小電容，經常采用這種過孔朝向管腳焊盤內部的方式，一來電容布局在BGA管腳正下方，節(jié)省了布局空間（畢竟，這個位置，不放去耦電容，別的器件也不敢亂放）；二來，電容盡量靠近了用電管腳，電源、地管腳可以就近連接相應的過孔，減小了回流路徑，可謂一舉兩得。

細一琢磨，又覺得哪里不對勁，當設計對象由PCB電源去耦電容，變成高速信號的AC電容，這種方法是否同樣適用？

感覺歸感覺，高速先生還是習慣用數據說話，建個模型仿真摸摸底。如果方法可行，當然皆大歡喜，如果不行，也能搞清楚原因。

這種AC電容扇出方式節(jié)省空間的關鍵，在于過孔打在電容的管腳焊盤之間，3D建模如下。

為了大家能看的更清楚，隱藏電容后的俯視圖如下（下文簡稱via-in）：

對于速率25Gbps，差分走線特征阻抗100歐的信號，該模型PCB仿真結果的阻抗低點僅為81.49歐姆，顯然不太美麗。

保持其它條件不變，調整扇出過孔的位置：將打在電容管腳焊盤之間的過孔移到電容外部（下文簡稱via-out）。

PCB阻抗仿真結果如下，最低值大幅提升至94歐！

細心的網友會問了，為啥過孔打在電容焊盤外部的阻抗曲線會出現兩個低點？對照模型就能看出，圖中的兩個阻抗低點，一個對應過孔，一個對應AC電容，雖然這兩處都有做反焊盤優(yōu)化，畢竟離100歐的目標還差那么一些。

對比via-in和via-out兩種方式阻抗連續(xù)性的另外一個指標—回波損耗，可以看出同樣的趨勢，via-in的回損明顯比via-out的差。

為什么via-in的阻抗跌的這么厲害呢？正常情況下（via-out），信號從電容的管腳1進入后，經過電容本體，從管腳2離開，最后進入換層過孔。

至于via-in的信號流向分析，熟悉高速先生文章的朋友一定會記得，之前我們介紹過從場的角度看問題。高速先生這里先賣個關子，咱們答題區(qū)見……

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審核編輯 黃宇