數(shù)據(jù)延時(shí)線（Delay Line）在數(shù)字信號(hào)處理中具有廣泛的應(yīng)用，例如FIR濾波器設(shè)計(jì)中就會(huì)需要用到數(shù)據(jù)延時(shí)線。實(shí)際上，在絕大部分的Pipeline設(shè)計(jì)中都會(huì)需要用到數(shù)據(jù)延時(shí)。本文介紹一種基于EBR（Embedded Block RAM，Xilinx叫做BRAM，Altera叫做Embedded memory）的數(shù)據(jù)延時(shí)的實(shí)現(xiàn)方法。

如下圖所示：

將EBR配置為單端口的RAM（即RAM_DQ），其中，Write Mode配置為Read before write。即同時(shí)對(duì)同一地址進(jìn)行讀寫(xiě)操作時(shí)，將首先讀取出改地址空間的原有數(shù)據(jù)，然后在將新的數(shù)據(jù)寫(xiě)入到該地址空間中。如下圖所示：

此模式下的波形圖為：

假定計(jì)數(shù)器模為4，并將WE信號(hào)接高電平，RAM的初始值為0，則相應(yīng)的時(shí)序圖如下圖所示：

在第一幀地址內(nèi)，從0號(hào)地址讀出的數(shù)據(jù)為0，再將數(shù)據(jù)A寫(xiě)入0號(hào)地址中，從1號(hào)地址讀出的數(shù)據(jù)為0，再將數(shù)據(jù)B寫(xiě)入1號(hào)地址。類(lèi)似的，數(shù)據(jù)C和數(shù)據(jù)D分別被寫(xiě)入到2號(hào)地址和3號(hào)地址中。在第二幀地址內(nèi)，從0號(hào)地址讀取出的數(shù)據(jù)即為在第一幀地址內(nèi)寫(xiě)入的數(shù)據(jù)A，類(lèi)似的，從1~3號(hào)地址中讀出的數(shù)據(jù)分別為B，C和D。由于我們使能了輸出寄存器，所以從輸入端DIN到輸出端DOUT一共有5級(jí)時(shí)鐘周期的Latency。