在設(shè)備互連方面，銅無可匹敵。其低電阻率和高可靠性為業(yè)界提供了出色的片上互連和芯片間連線服務(wù)。但在邏輯芯片中，隨著互連堆棧上升到14級范圍，并且阻容(RC)延遲在總延遲中所占的比例越來越大，晶圓廠正在尋求替代金屬來維持性能。

減少RC延遲并幫助縮小標準尺寸單元的一種選擇是背面供電。這種有點激進的主張通過芯片的背面而不是正面為設(shè)備供電，從而緩解了互連擁塞并改善了電力傳輸。第二種選擇是混合鍵合，它具有多種優(yōu)點，包括能夠以較小的延遲組合不同的設(shè)備。

在開發(fā)出將銅互連沉積到線路和通孔中的雙鑲嵌方法之前，業(yè)界在減材沉積和蝕刻方案中使用鋁?，F(xiàn)在，由于襯里金屬（通常是鈷）和勢壘對電阻率的影響，銅互連已達到其縮放值。替代金屬不需要襯墊或阻擋層，但它們的集成可能需要過渡回沉積和蝕刻工藝。

在蝕刻期間和之后控制金屬的氧化將是一個巨大的挑戰(zhàn)，特別是在使用高深寬比金屬線來獲得較低電阻的情況下，需要在線之間集成氣隙?？諝馐堑蚹材料(k=1.0)，但與低k電介質(zhì)和二氧化硅不同，它犧牲了結(jié)構(gòu)支撐。

英思特使用隔離物拉出方法的頂部通孔工藝流程，該方法類似于雙鑲嵌中的雙圖案化。自對準光刻-光刻-刻蝕(SALELE)步驟形成頂部通孔和底層金屬線。為了盡可能擴展銅工藝，芯片制造商正在消除通孔底部的阻擋金屬沉積(TaN)，這對通孔電阻率有著影響。

圖1

背面電力傳輸互連

制造方式的另一個顛覆性變化涉及背面電力傳輸（BPD）——將電力傳輸轉(zhuǎn)移到晶圓背面，以便晶體管上方的互連層僅傳輸信號。分開的原因是電力傳輸和信號傳輸有不同的需求。電源遵循低電阻路徑（較粗的電線），但大電流使其容易受到電遷移的影響。對于信號，工程師需要低電容和小橫截面，但一些電阻是可以的。先進邏輯中有12至14個金屬層，功率密度有所提高，電源電壓（IR壓降）也很大。

英思特使用細間距 nanoTSV的方法（200nm 間距，320nm 深），從金屬0向下延伸并降落在具有嚴格覆蓋控制的埋入式電源軌上。將正面粘合到載體晶圓上，減薄晶圓，然后蝕刻并填充TSV。

事實上，混合鍵合正在用于實現(xiàn)背面配電?；旌湘I合涉及銅連接和周圍電介質(zhì)的鍵合，每單位面積的連接數(shù)比銅微凸塊多1,000倍。

晶圓到晶圓(W2W)混合鍵合比芯片到晶圓(D2W)混合鍵合更加成熟。芯片到晶圓的對準要復(fù)雜得多，因為要管理的是芯片四個角的位置，而不是兩個晶圓的整體位置。晶圓對晶圓鍵合常用于將像素陣列鍵合至相機圖像傳感器中的底層芯片。

圖 2：不同集成度的互連間距和帶寬

先進封裝

從SoC到多芯片封裝和系統(tǒng)的巨大轉(zhuǎn)變確實將性能、功耗和成本指標從芯片轉(zhuǎn)移到了系統(tǒng)。性能問題不再只是一個芯片問題。向小芯片的過渡意味著這些小芯片之間需要高帶寬接口，這是先進封裝的驅(qū)動力。高帶寬和小芯片尺寸需要高信號速度，并且通常需要寬接口總線。后者給具有更緊密凸塊間距的較小芯片凸塊帶來了相當大的壓力。反過來，這需要更先進的設(shè)備來實現(xiàn)芯片和互連之間的良好對準。

結(jié)論

隨著業(yè)界越來越多地采用新型互連材料、背面供電、混合鍵合和先進封裝，人們將了解更多有關(guān)這些工藝的制造細節(jié)。在用盡所有途徑之前，特別是在新的集成方案帶來重大挑戰(zhàn)的情況下，將對銅互連進行小幅改進。