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      插值法幀同步解析

      杜勇FPGA ? 來源：杜勇FPGA ? 2023-03-06 15:40 ? 次閱讀
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      1 運行平臺

      硬件：CRD500數字信號處理板

      系統(tǒng)：win7/64；win7/32；win10/64

      軟件：Quartus/ModelSimSE/Verilog/Matlab

      2 主要功能及性能指標

      3.2.1主要功能

      1）產生基帶原始數據

      2）幀同步信號提取

      3.2.2主要性能指標

      1) 發(fā)送端

      系統(tǒng)時鐘：50MHz

      基帶數據碼率：195.3125kbps

      數據內容：幀長16位，幀同步字長7位，同步字為1011000

      2) 接收端

      系統(tǒng)時鐘：發(fā)送端送來的數據時或信號，195.3125kbps

      同步方式：具有搜索、校驗、同步三種狀態(tài)：幀長、幀同步字、搜索容錯位數、校核容錯位數、同步容錯位數可通過修改程序參數快速設置。

      3 程序結構框圖說明

      4a4e9722-bbd5-11ed-bfe3-dac502259ad0.png

      幀同步電路系統(tǒng)主要由基帶數據生成模塊（pcm.v)、幀同步模塊（FrameSync.v)模塊組成。






      審核編輯：劉清

      聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網立場。文章及其配圖僅供工程師學習之用，如有內容侵權或者其他違規(guī)問題，請聯系本站處理。 舉報投訴

      原文標題：插值法幀同步（Quartus/Verilog/CRD500）

      文章出處：【微信號：杜勇FPGA，微信公眾號：杜勇FPGA】歡迎添加關注！文章轉載請注明出處。

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