在實(shí)際電路中，寄生電感最主要的來源是PCB上的走線以及過孔，PCB板上的走線長度越長，過孔的深度越大,寄生電感就越大。

輸入端走線優(yōu)化

要減少通電瞬間，寄生電感對(duì)輸入電容上電壓的影響，就需要降低電路中寄生電感的感值，最有效的方法就是減少從電路輸入端到輸入電容的走線長度，當(dāng)從輸入端到輸入電容之間必須使用過孔時(shí)，我們可以選擇厚度較薄的PCB板，減少過孔的深度，同時(shí)多打過孔，使寄生電感并聯(lián)從而降低輸入端到電容之間的電感值。

另外在對(duì)電路通電前，要預(yù)先檢查輸入電容上的電壓是否有異常的高壓，如果發(fā)現(xiàn)電壓過高則需要繼續(xù)通過上面的方法進(jìn)行優(yōu)化。

芯片端的電路走線優(yōu)化

從之前LP6451的分析中可以看到，寄生電感LG1和LG2產(chǎn)生的感應(yīng)電壓對(duì)Buck控制芯片的影響最大，因此在實(shí)際電路中，我們希望LG1和LG2越小越好，這也就是我們常說的，輸入電容要盡可能的靠近控制芯片，并且從輸入電容到芯片相應(yīng)引腳之間的走線最好在同一層，而且越短越好的原因。圖1是LP6451的建議走線圖，輸入電容CIN需要盡可能的靠近芯片的VIN和GND引腳。

圖1：建議Layout 打線圖

圖2：LP6451 Layout 布線圖

而圖2為LP6451 Demo Board的實(shí)際Layout的走線圖，其中輸入電容C2和C3（即圖1中的CIN）盡量靠近控制芯片LP6451，輸入電容的正極和地線也都采用鋪銅的方式在TOP層分別與芯片的VIN和GND引腳連接，這樣能盡可以的減少寄生電感，從而降低寄生電感對(duì)電路的影響。

圖3：LP6451 工作波形

圖3為LP6451 Demo Board的實(shí)際工作波形，輸入電壓為12VDC，輸出負(fù)載為5V/3A，采用優(yōu)化的Layout走線圖后，Demo Board在滿載工作時(shí)測試LP6451的SW引腳，從波形上看沒有任何毛刺，電路工作狀態(tài)十分良好。

總結(jié)

這里我們介紹了開關(guān)電源電路中，寄生電感的來源，與哪些因素有關(guān)，寄生電感對(duì)電路的影響以及如何采用優(yōu)化Layout的方法來降低電路中寄生電感。因?yàn)榧纳姼胁⒉唬ㄕ?a target="_blank">元器件現(xiàn)貨上唯樣商城）是工程師們?cè)陂_發(fā)電源時(shí)專門設(shè)計(jì)的，所以很多時(shí)候寄生電感造成的不良影響往往就被忽略了，希望通過這三期文章介紹，能讓大家對(duì)寄生電感有更多更深入的認(rèn)識(shí)，在設(shè)計(jì)電源的初期就能引起重視，做到防患于未然。

審核編輯黃昊宇