每個(gè) Slice 有 8 個(gè) FF 。四個(gè)可以配置為 D 型觸發(fā)器或電平敏感鎖存器，另外四個(gè)只能配置為 D 型觸發(fā)器，但是需要記得是：當(dāng)原來的四個(gè) FF 配置為鎖存器時(shí)，不能使用這四個(gè) FF 。

FDCE

簡(jiǎn)介

帶有時(shí)鐘使能和異步清零的 D 觸發(fā)器

• 當(dāng)時(shí)鐘使能（CE）為高并且異步清零信號(hào) CLR 為低時(shí)，該 D 觸發(fā)器將數(shù)據(jù)輸入 D 端傳遞到輸出 Q 端。

• 當(dāng)CLR為高，不管輸入是什么，輸出 Q 端值為 0。

原語

FDCE #(.INIT(1'b0) // Initial value of register (1'b0 or 1'b1)) FDCE_inst (.Q(Q),      // 1-bit Data output.C(C),      // 1-bit Clock input.CE(CE),    // 1-bit Clock enable input.CLR(CLR),  // 1-bit Asynchronous clear input.D(D)       // 1-bit Data input);

真值表

FDPE

簡(jiǎn)介

帶有時(shí)鐘使能和異步置位的 D 觸發(fā)器

• 當(dāng)時(shí)鐘使能（CE）為高并且異步置位信號(hào) PRE 為低時(shí)，該 D 觸發(fā)器將數(shù)據(jù)輸入 D 端傳遞到輸出 Q 端。

• 當(dāng) PRE 為高，不管輸入是什么，輸出 Q 端值為 1。

原語

FDPE #(  .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)) FDPE_inst (  .Q(Q),      // 1-bit Data output  .C(C),      // 1-bit Clock input  .CE(CE),    // 1-bit Clock enable input  .PRE(PRE),  // 1-bit Asynchronous preset input  .D(D)       // 1-bit Data input);

真值表

FDRE

簡(jiǎn)介

帶有時(shí)鐘使能和同步清零的 D 觸發(fā)器

• 當(dāng)時(shí)鐘使能（CE）為高并且同步清零信號(hào) R 為低時(shí)，該 D 觸發(fā)器在時(shí)鐘上升沿將數(shù)據(jù)輸入 D 端傳遞到輸出 Q 端。

• 當(dāng) R 為高，不管輸入是什么，輸出 Q 端值為 0。

原語

FDRE #(  .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)) FDRE_inst (  .Q(Q),      // 1-bit Data output  .C(C),      // 1-bit Clock input  .CE(CE),    // 1-bit Clock enable input  .R(R),      // 1-bit Synchronous reset input  .D(D)       // 1-bit Data input);

真值表

FDSE

簡(jiǎn)介

帶有時(shí)鐘使能和同步置位的 D 觸發(fā)器

• 當(dāng)時(shí)鐘使能（CE）為高并且同步置位信號(hào) S 為低時(shí)，該 D 觸發(fā)器在時(shí)鐘上升沿將數(shù)據(jù)輸入 D 端傳遞到輸出 Q 端。

• 當(dāng) S 為高，不管輸入是什么，輸出 Q 端值為 1。

原語

FDSE #(  .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)) FDSE_inst (  .Q(Q),      // 1-bit Data output  .C(C),      // 1-bit Clock input  .CE(CE),    // 1-bit Clock enable input  .S(S),      // 1-bit Synchronous set input  .D(D)       // 1-bit Data input);

真值表