隨著摩爾定律的逐漸失效，縮小芯片尺寸的挑戰(zhàn)日益艱巨。但隨著新工藝和技術(shù)接連涌現(xiàn)，芯片設(shè)計規(guī)模仍在持續(xù)拓展。其中一種方式就是采用3DIC，它將硅晶圓或裸晶垂直堆疊到同一個封裝器件中，從而帶來性能、功耗和面積優(yōu)勢。由于它能夠同時實現(xiàn)極端、異構(gòu)和同構(gòu)的集成，3DIC適合支持計算密集型工作負(fù)載，并提供了 2D 架構(gòu)所不具備的密集性和可擴展性。

3DIC設(shè)計面臨哪些挑戰(zhàn)？

3DIC給AI、5G、數(shù)據(jù)中心、大型網(wǎng)絡(luò)系統(tǒng)、高性能計算等領(lǐng)域帶來變革的同時，也面臨著不少挑戰(zhàn)。從2D架構(gòu)升級為3D架構(gòu)，設(shè)計人員往往習(xí)慣于沿用自己熟悉的一套既定方法、工具和工作流來開發(fā) SoC。這種思維定式導(dǎo)致設(shè)計人員在高度碎片化的環(huán)境中創(chuàng)建2.5D和3DIC設(shè)計，其中充斥著大量單點工具解決方案。目前，設(shè)計人員依然只能執(zhí)行以人工操作為主的評估，由于缺乏綜合性的分析和反饋，這項任務(wù)既繁瑣又易出錯。

另一項挑戰(zhàn)在于，在整個設(shè)計流程中，各參與團隊的工作流效率和效力，這涉及架構(gòu)、設(shè)計、實施、IP創(chuàng)建/集成、封裝等團隊。比如，在以往的2D環(huán)境中，將完成的芯片級設(shè)計轉(zhuǎn)交給封裝團隊，這是一個相對簡單的步驟。然而對于3DIC而言，這一環(huán)節(jié)有更多的反復(fù)，因為得出的設(shè)計可能達(dá)不到更加嚴(yán)格的封裝要求。

擁有超高收斂性環(huán)境的一體化3D設(shè)計應(yīng)運而生

現(xiàn)有的各種單點工具只能解決復(fù)雜的3DIC設(shè)計中細(xì)枝末節(jié)的難題，更加高效的解決方案是采用統(tǒng)一的平臺，將系統(tǒng)級信號、功耗和散熱分析集成到同一套緊密結(jié)合的解決方案中。

新思科技通過3DIC Compiler為多裸晶片集成提供了統(tǒng)一的平臺，為3D可視化、路徑、探索、設(shè)計、實現(xiàn)、驗證及簽核提供了一體化的超高收斂性環(huán)境。該平臺建立在新思科技Fusion Design Platform高度可擴展的通用數(shù)據(jù)模型之上。該平臺在提高效率的同時，還可以擴展容量和性能，以支持實現(xiàn)數(shù)十億個裸晶間互連。該平臺提供全套自動化功能的同時，還具備電源完整性、注重優(yōu)化散熱和降噪，從而減少迭代次數(shù)。

3DIC Compiler可以讓用戶切實體驗到裸晶芯片在先進節(jié)點表現(xiàn)的巨大設(shè)計生產(chǎn)力優(yōu)勢，周轉(zhuǎn)時間從幾個月縮短為僅僅幾小時。此外，新思科技與Ansys達(dá)成合作，以 Ansys芯片封裝協(xié)同仿真工具為3DIC Compiler提供內(nèi)部設(shè)計支持，從而提供全面的信號和電源完整性分析。

原文標(biāo)題：為解決3DIC芯片設(shè)計難題，3DIC Compiler應(yīng)運而生！

文章出處：【微信公眾號：新思科技】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。

責(zé)任編輯：haq