據(jù)悉，臺積電3納米將繼續(xù)采取目前的FinFET晶體管技術(shù)。

這意味著臺積電確認了3納米工藝并非FinFET技術(shù)的瓶頸，甚至還非常有自信能夠在相同的FinFET技術(shù)下，在3納米制程里取得水準以上的良率。這也代表著臺積電的微縮技術(shù)遠超過其他的芯片制造商。

當制程下探，電路無可避免的會遭遇到控制的困難，產(chǎn)生如漏電、電壓不穩(wěn)定等的短通道效應（Short-channel Effects）。而為了有效抑制短通道效應，盡可能的增加電路的面積，提高電子流動的穩(wěn)定性，就是半導體制造業(yè)者重要的考量，而鰭式晶體管（FinFET）架構(gòu)就因此而生。

FinFET運用立體的結(jié)構(gòu)，增加了電路閘極的接觸面積，進而讓電路更加穩(wěn)定，同時也達成了半導體制程持續(xù)微縮的目標。但這個立體結(jié)構(gòu)的微縮也非無極限，一但走到了更低的制程之后，必定要轉(zhuǎn)采其他的技術(shù)，否則摩爾定律就會就此打住。

也因此，三星電子（Samsung）在2019年就宣布，將在3納米制程世代，改采閘極全環(huán)（Gate-All-Around，GAA）的技術(shù)，作為他們FinFET之后的接班制程；無獨有偶，目前的半導體龍頭英特爾（Intel），也在不久前宣布，將投入GAA技術(shù)的開發(fā)，并預計在2023年推出采用GAA制程技術(shù)的5納米芯片。

由于世界前兩大的半導體廠都相繼宣布投入GAA的懷抱，因此更讓人篤定，也許3納米將會是GAA的時代了，因為至3納米制程，F(xiàn)inFET晶體管就可能面臨瓶頸，必須被迫進入下個世代。

唯獨臺積電，仍將在3納米世代延續(xù)FinFET晶體管的技術(shù)。進入3納米世代，也因此他們不用變動太多的生產(chǎn)工具，也能有較具優(yōu)勢的成本結(jié)構(gòu)。而對客戶來說，也將不用有太多的設(shè)計變更，也有助于客戶降低生產(chǎn)的成本。若最終的產(chǎn)品性能還能與競爭對手平起平坐，那臺積電可能又將在3納米產(chǎn)品世代再勝一籌。

尤其是對客戶來說，在先進制程的開發(fā)里變更設(shè)計，無論是改變設(shè)計工具或者是驗證和測試的流程，都會是龐大的成本，時間和金錢都是。因此若能維持當前的設(shè)計體系，對臺積電和客戶來說，都會是個雙贏局面。