編者注：以下內(nèi)容源于Lee Ritchey撰寫的第一次正確的高速PCB和系統(tǒng)設(shè)計實用手冊第38章。該書由Ritchey的培訓(xùn)和咨詢公司Speeding Edge出版。

本章介紹封裝寄生電感對高速邏輯電路性能的影響。具體地說，在這種情況下涉及的封裝寄生是進出IC封裝的電源路徑中的不需要的電感。隨著邏輯速度的提高以及數(shù)據(jù)和地址總線變得越來越寬，這些切換事件中涉及的電流瞬變所產(chǎn)生的噪聲尖峰已經(jīng)成為失敗的主要原因。

Vcc和接地反彈是IC芯片上Vcc和接地導(dǎo)軌相對于PCB平面上各自電平的變化。這種類型的不需要的瞬態(tài)通常是單端邏輯驅(qū)動器對傳輸線充電和放電的結(jié)果。圖38.1說明了創(chuàng)建Vcc和接地反彈的方式。

圖38.1 ??顯示Vcc和接地反彈的典型單端傳輸線

圖38.1的左側(cè)顯示了為傳輸線的寄生電容充電所需的電流的電流路徑以及負(fù)載的寄生電容。傳輸線從邏輯0切換到1.圖38.1的右側(cè)顯示了當(dāng)邏輯線從邏輯1切換到0時與寄生電容放電相關(guān)的電流路徑。這些瞬態(tài)電流是同步開關(guān)噪聲（SSN）。圖中所示的電感包括將IC電源引線連接到電源層的過孔電感。

請注意，IC芯片的Vcc端子相對于PCB電源上的Vcc驅(qū)動為負(fù)極在邏輯0到1轉(zhuǎn)換期間的平面。 IC的所有端子同時被驅(qū)動為負(fù)（這是Vcc反彈）。結(jié)果是，所有靜音輸出和輸入都會出現(xiàn)此電壓尖峰。如果尖峰足夠大，則可能導(dǎo)致邏輯故障。在從邏輯1到0的轉(zhuǎn)換期間，IC的接地軌在PCB電源平面上相對于地驅(qū)動為正（這是接地反彈）。這個尖峰也出現(xiàn)在所有線路上，并且可能導(dǎo)致邏輯故障。

公式38.1可用于計算由邏輯狀態(tài)變化引起的電壓瞬變幅度。

公式38.1 ??用于計算電感器間電壓降的公式

其中：VL =電感器兩端的電壓降，L是Henrys電感器的電感，di =電流變化幅度，單位為安培， dt =進行當(dāng)前更改所需的時間。

請注意，只有當(dāng)通過它們的電流發(fā)生變化時，或者更準(zhǔn)確地說，當(dāng)通過它們的電磁場發(fā)生變化時，電感才會出現(xiàn)電壓降。

表38.1列出了某些典型IC的引線電感包。電感廣泛傳播的原因是大多數(shù)封裝中的引線長度差別很大。

表38.1 ??各種IC封裝的典型引線電感

為了了解常見IC封裝中可能出現(xiàn)的Vcc和接地反彈幅度，可以進行簡單的計算。例如，將使用20引腳DIP（雙列直插封裝）。該封裝上的電源引腳位于拐角處，每個電源引腳的電感為13.7納亨。在這種情況下，ΔI是當(dāng)邏輯狀態(tài)從0變?yōu)?時，單個輸出為50 mA，而5V HCMOS部件的增量時間為2 ns。使用等式38.1中的這些值導(dǎo)致電壓尖峰為342 mV。

想象一下當(dāng)總線的所有8位同時從0變?yōu)?時會發(fā)生什么。電壓尖峰為2.74伏。接下來，上升時間變?yōu)? ns。峰值為5.48伏。正是這種切換瞬態(tài)驅(qū)動了從DIP到PLCC封裝的變化。試圖提高邏輯速度，同時保留在經(jīng)過驗證的真實包中的公司發(fā)現(xiàn)他們的產(chǎn)品無法正常工作。應(yīng)該注意的是，這個問題與封裝有關(guān)，并且不能通過在PCB上采取的動作來解決。

Vcc和接地反彈（SSN）是由IC封裝的電源路徑中的電感過大引起的。不能對PCB采取任何措施來解決此問題。更換為具有較低封裝引線電感的IC封裝是必要的。

以上討論也適用于業(yè)界常用的QFP封裝。電感不如DIP封裝高。但是，數(shù)據(jù)總線的寬度比8位寬得多。 SSN的失敗表現(xiàn)為偶爾的失敗。原因是當(dāng)所有數(shù)據(jù)位從一個邏輯狀態(tài)同時改變到另一個邏輯狀態(tài)時，發(fā)生最壞情況的噪聲尖峰。這在2 n 次中僅發(fā)生一次，其中N是總線中的數(shù)據(jù)位數(shù)。目前處于制造或設(shè)計階段的許多“片狀”系統(tǒng)都沒有從這個原因中解脫出來。

如果不了解這種現(xiàn)象在起作用，就會導(dǎo)致設(shè)計永遠(yuǎn)不穩(wěn)定。由于這種潛在的故障機制，在使用之前必須檢查每個被認(rèn)為是單端邏輯總線驅(qū)動器的部件，以確保SSN不會導(dǎo)致故障。圖38.2說明了用于測量最壞情況SSN的測試設(shè)置。

圖38.2 ??用于測量最壞情況Vcc和接地反彈的測試設(shè)置

為了測量最壞情況Vcc和接地反彈，有必要用最逼真的方法加載最寬總線的所有輸出可以同時切換的負(fù)載集。通常通過在每個輸出端連接一個大電容（例如60 pF）來測試IC輸出，并觀察上升和下降時間。這不是一個現(xiàn)實的負(fù)載。它使輸出“過載”并導(dǎo)致上升或下降時間比輸出驅(qū)動傳輸線時實際發(fā)生的時間慢。此外，電容器充電或放電所需的電流尖峰比實際使用中的電流尖峰大得多。實際負(fù)載是50歐姆的傳輸線，因為這是通常預(yù)期驅(qū)動的部件。

在圖38.2中，所有輸出都“加載”了50歐姆的傳輸線。測量探頭連接到一個輸出，該輸出由與將要切換的數(shù)據(jù)線相同的內(nèi)部電源和接地總線供電。 IC安裝在具有電源平面結(jié)構(gòu)的PCB上，該電源平面結(jié)構(gòu)能夠提供將所有數(shù)據(jù)線從0切換到1所需的充電電流，而不會下垂。

為了觀察Vcc反彈，IC采用信號模式驅(qū)動，使所有數(shù)據(jù)線同時從0切換到1。在發(fā)生這種情況時，與此事件相關(guān)的Vcc彈跳將出現(xiàn)在安靜的線路上，幾乎沒有衰減。 Vcc反彈波形來自該電流波形的上升沿。

為了觀察接地反彈，IC采用信號模式驅(qū)動，使所有數(shù)據(jù)線同時從1切換到0。在發(fā)生這種情況時，與此事件相關(guān)的地面反彈將出現(xiàn)在安靜的線路上，沒有衰減。

圖38.3中的波形以這種方式在實際IC上測量。在這種情況下，被切換的數(shù)據(jù)總線是64位寬，Vcc是2.5伏。頂部曲線是Vcc和地面反彈的組合。 Vcc以上的偏移是地面反彈，Vcc以下的偏移是Vcc反彈。通過將所有數(shù)據(jù)線從0切換到1然后多次切換1到0來產(chǎn)生這組波形。

請注意，偏移幅度大致相同，為500 mV。由此可以推斷，Vcc和接地路徑中的電感大約相同?？梢源致缘亓私膺@種電感有多大。這可以通過使用公式38.1來實現(xiàn)。

每個輸出的峰值電流為2.5V/100歐姆或25 mA。總電流為64 x 25 mA或1.6A。得到的電壓為0.5 V.增量時間為2 ns。電感計算為約.625 nH。這種電感是IC封裝引線的電感和通向PCB的通孔的組合，用于接入電源和接地層。

從早期的電源討論來看，已經(jīng)確定需要電流執(zhí)行此切換功能是從PCB內(nèi)置的平面電容中提取的。如果此電容不夠大，每次數(shù)據(jù)線從0切換到1時，Vcc上都會出現(xiàn)紋波。這在圖38.1的左上角顯示為“v”形傾角。

圖38.3中的下部波形是Vcc上的紋波，對應(yīng)于這些開關(guān)事件。在此示例中，設(shè)計到PCB中以支持此事件的平面電容為24 nF。產(chǎn)生的紋波約為150 mV。對于2.5V邏輯，這接近可接受的極限。減少這種紋波的唯一方法是重新設(shè)計PCB疊層以增加更多的平面電容。分立電容具有太大的電感來解決這個問題。

圖38.3 ??具有Vcc噪聲的64位數(shù)據(jù)總線上的實際Vcc和接地反彈

除了設(shè)計PCB疊層以產(chǎn)生足夠的平面電容以提供開關(guān)瞬態(tài)外，最小化電感也很重要到達飛機所需的過孔。因此，支持最大數(shù)據(jù)總線的平面對應(yīng)該是元件下方的第一個平面對。

圖38.3中的波形是此特定設(shè)計的上電復(fù)位線。每次該數(shù)據(jù)總線的所有成員從0切換到1時，系統(tǒng)都會經(jīng)歷上電復(fù)位周期。這將在內(nèi)存訪問期間發(fā)生。結(jié)果是一個無法裝運的系統(tǒng)，無法通過在PCB上采取任何措施來修復(fù)。唯一的補救措施是重新設(shè)計IC封裝。這種設(shè)計通常被稱為硅谷墓碑。

圖38.4 ??具有Vcc噪聲的80位數(shù)據(jù)總線上的實際Vcc反彈

圖38.4是來自另一個IC的Vcc反彈波形，其中80位數(shù)據(jù)總線同時從0切換到1。還顯示了Vcc上的噪音。應(yīng)該注意的是，與該切換事件相關(guān)的Vcc噪聲很小，很難看到。這是因為支持此切換事件的平面電容為140 nF或圖38.3中的7倍。

圖38.4中的Vcc反彈來自2.5V DDR數(shù)據(jù)總線?？梢允褂霉?8.1計算引起該噪聲的有效電感。在這種情況下，每行的ΔI也是25mA?？偊ぴ隽繛?A。 ΔV為216 mV。 ΔT為1.15 ns。由此，等效L為0.497nH。同樣，這是封裝電感和連接到電源層的過孔電感的組合。

圖38.4中的示例具有1.16 ns的相對較慢的上升時間。該示例中的組件能夠產(chǎn)生小于0.5ns的上升時間。如果性能頻譜快速側(cè)的這些部件中的一個安裝在同一電路中，則Vcc反彈將是所示的兩倍，即532 mV。這遠(yuǎn)遠(yuǎn)超過了該電路的噪聲容限。重新設(shè)計封裝以降低寄生電感是解決此問題的最可靠方法。

如果重新設(shè)計IC封裝不是一個選擇，還有其他可能的解決方案嗎？在某些情況下有。噪聲問題的根源是許多輸出同時切換。有時可以錯開輸出的時鐘，使得只有一部分可以同時切換。這通常稱為多相時鐘。另一種選擇可能是將輸出分配到幾個Vcc和地線上。這可以通過市場上的一些FPGA實現(xiàn)。

此等式中的一個參數(shù)是信號邊沿的上升時間。有可能減慢邊緣。

當(dāng)然，最佳解決方案是選擇電源和接地導(dǎo)軌中具有極低電感的封裝的元件。表38.2顯示了各種2.5V寬數(shù)據(jù)總線為0.5 nSEC邊沿產(chǎn)生的Vcc或接地反彈量與電源路徑中總電感的函數(shù)關(guān)系。

表38.2 ?? Vcc和接地反彈與封裝電感，2.5V CMOS，0.5 ns邊緣

隨著邊沿變得更快，數(shù)據(jù)總線變得更寬，IC封裝的設(shè)計必須非常小心地完成應(yīng)避免使用Vcc和接地反彈。

在設(shè)計中包含供應(yīng)商無法展示Vcc和地面反彈數(shù)的部件是不明智的。

必須檢查每個用于驅(qū)動寬數(shù)據(jù)總線的IC，以確保封裝電感足夠低，以產(chǎn)生可接受的低Vcc和接地反彈。

Vcc和地面反彈已成為主要來源大多數(shù)新設(shè)計中的間歇性故障。這些故障可追溯到較差的IC封裝設(shè)計。

如何確定新IC在包裝之前的Vcc和接地反彈

通常，有必要選擇仍在開發(fā)中的部件。沒有真正要衡量的部分。可以在Spice建模軟件包中對I/O和封裝進行建模，并計算預(yù)期的Vcc和地面反彈。這是通過獲得輸出驅(qū)動器的Spice模型，將其與封裝電源和接地路徑的預(yù)測電感相結(jié)合，驅(qū)動適當(dāng)阻抗的傳輸線并以最終電路中預(yù)期的最快上升和下降時間切換輸出來完成的。 。

設(shè)計不良的BGA封裝示例

通常，BGA封裝具有比其他封裝類型更好的Vcc和接地電感，例如QFP，PLCC和DIP。但是，情況并非如此。一些BGA封裝被設(shè)計成使得從電源和接地觸點到與PCB接觸的球的引線或?qū)Ь€。當(dāng)考慮BGA封裝中的新元件時，必須檢查封裝布局以確保Vcc和接地路徑具有低且相等的電感。

圖38.5是兩個具有此問題的雙層BGA封裝的照片。在兩種情況下，管芯都通過觸點安裝在腔體中，觸點直接穿過封裝到BGA背面的球。這些是接地觸點，電感非常低。在這兩種情況下，Vcc引腳都是從管芯邊緣到BGA封裝邊緣的跡線。痕跡。

圖38.5 ??兩種在Vcc引線中具有過高電感的BGA封裝

確定可接受的Vcc和接地反彈量

通過分析來自其他源的噪聲并將其與所使用的邏輯系列的噪聲容限進行比較，可以計算出可以容忍的Vcc和接地反彈量。 Vcc和接地反彈可以消耗總噪聲容限的一部分。用于執(zhí)行此分析的方法將在后續(xù)章節(jié)中介紹。

Lee Ritchey是Speeding Edge的創(chuàng)始人兼總裁，該公司為高科技公司提供私人現(xiàn)場培訓(xùn)課程以及通過UC的課程伯克利的推廣計劃和行業(yè)會議。