高速差分過孔之間的串擾仿真分析

在硬件系統(tǒng)設計中，通常我們關注的串擾主要發(fā)生在連接器、芯片封裝和間距比較近的平行走線之間。但在某些設計中，高速差分過孔之間也會產(chǎn)生較大的串擾，本文對高速差分過孔之間的產(chǎn)生串擾的情況提供了實例仿真分析和解決方法。

高速差分過孔間的串擾

對于板厚較厚的PCB來說，板厚有可能達到2.4mm或者3mm。以3mm的單板為例，此時一個通孔在PCB上Z方向的長度可以達到將近118mil。如果PCB上有0.8mm pitch的BGA的話，BGA器件的扇出過孔間距只有大約31.5mil。

如圖1所示，兩對相鄰差分過孔之間Z方向的并行長度H大于100mil，而兩對差分過孔在水平方向的間距S=31.5mil。在過孔之間Z方向的并行距離遠大于水平方向的間距時，就要考慮高速信號差分過孔之間的串擾問題。順便提一下，高速PCB設計的時候應該盡可能最小化過孔stub的長度，以減少對信號的影響。如下圖所1示，靠近Bottom層走線這樣Stub會比較短。或者可以采用背鉆的方式。

高速差分過孔之間的串擾仿真分析

圖1：高速差分過孔產(chǎn)生串擾的情況(H>100mil, S=31.5mil )

差分過孔間串擾的仿真分析

下面是對一個板厚為3mm，0.8mm BGA扇出過孔pitch為31.5mil，過孔并行距離H=112mil的設計實例進行的仿真。

如圖2所示，我們根據(jù)走線將4對差分對定義成8個差分端口。

高速差分過孔之間的串擾仿真分析

圖2：串擾仿真端口定義

假設差分端口D1—D4是芯片的接收端，我們通過觀察D5、D7、D8端口對D2端口的遠端串擾來分析相鄰通道的串擾情況。由圖3所示的結果我們可以看到距離較近的兩個通道，通道間的遠端串擾可以達到-37dB@5GHz和-32dB@10GHz，需要進一步優(yōu)化設計來減小串擾。

高速差分過孔之間的串擾仿真分析

圖3：差分對間的串擾仿真結果

也許讀到這里您會產(chǎn)生疑問：如何判定是差分過孔引起的串擾而不是差分走線引起的串擾呢?

為了說明這個問題，我們將上述的實例分成BGA扇出區(qū)域和差分走線兩部分分別進行仿真。仿真結果如圖4所示：

高速差分過孔之間的串擾仿真分析

圖4：BGA扇出區(qū)域和差分走線串擾仿真結果

從圖4右側的仿真結果可以看出差分走線間的串擾都在-50dB以下，在10GHz頻段下甚至達到了 -60dB以下。而BGA扇出區(qū)域的串擾和原來整體仿真的串擾數(shù)值比較接近。從圖4中的仿真結果我們可以得出在上述實例中差分過孔間的串擾起主要作用。

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pcb(383727) pcb(383727)
PCB設計(82997) PCB設計(82997)
串擾(26750) 串擾(26750)
可制造性設計(15288) 可制造性設計(15288)
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高速差分過孔之間的串擾分析

在硬件系統(tǒng)設計中，通常我們關注的串擾主要發(fā)生在連接器、芯片封裝和間距比較近的平行走線之間。但在某些設計中，高速差分過孔之間也會產(chǎn)生較大的串擾，本文對高速差分過孔之間的產(chǎn)生串擾的情況提供了實例仿真分析和解決方法。

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串擾介紹

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串擾溯源是什么？

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高速差分過孔之間的串擾分析及優(yōu)化

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高速差分過孔產(chǎn)生的串擾情況仿真分析

可以采用背鉆的方式。圖1：高速差分過孔產(chǎn)生串擾的情況（H》100mil， S=31.5mil ）差分過孔間串擾的仿真分析下面是對一個板厚為3mm，0.8mm BGA扇出過孔pitch為31.5mil

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高速接口布局指南

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2021-04-25 08:56:13

高速電路信號完整性分析與設計—串擾

高速電路信號完整性分析與設計—串擾串擾是由電磁耦合引起的，布線距離過近，導致彼此的電磁場相互影響串擾只發(fā)生在電磁場變換的情況下（信號的上升沿與下降沿）[此貼子已經(jīng)被作者于2009-9-12 10:32:03編輯過]

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高速電路設計中反射和串擾的形成原因是什么

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高速電路設計學習

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ADC電路中造成串擾的原因？如何消除串擾？

是ADI的SAR型 18位單通道全差分輸入的ADC。ADC的后端是MCU，MCU將數(shù)字信號處理之后再畫到顯示屏上顯示實時波形。調(diào)試發(fā)現(xiàn)顯示的信號有串擾，表現(xiàn)為某一路信號懸空之后，相鄰的那一路信號

2023-12-18 08:27:39

ADC電路顯示信號有串擾

是ADI的SAR型 18位單通道全差分輸入的ADC。ADC的后端是MCU，MCU將數(shù)字信號處理之后再畫到顯示屏上顯示實時波形。調(diào)試發(fā)現(xiàn)顯示的信號有串擾，表現(xiàn)為某一路信號懸空之后，相鄰的那一路信號上

2018-09-06 14:32:00

AD畫差分對的時候，差分對走線過孔的問題，請問怎么設置兩個過孔之間的最小距離？

我看別人的板子差分對走線之間的過孔距離很寬，而我的這個差分對走線過孔離得很近，這個之間的規(guī)則是怎么設置的??？沒找到呢，。。

2018-08-13 10:42:05

DDR跑不到速率后續(xù)來了，相鄰層串擾深度分析！

限度的拉開，同時為了保證疊層厚度不變，就需要把信號和參考的地平面相應的靠近。這個操作的好處是顯而易見，信號與信號之間的距離變遠的同時，信號與參考地平面的距離又變近了，串擾肯定就能夠改善了?。∠旅媸抢妆氲?/div>

2023-06-06 17:24:55

PCB板上的高速信號需要進行仿真串擾嗎？

2023-04-07 17:33:31

PCB設計與串擾-真實世界的串擾(上)

尺寸變小，成本要求提高，電路板層數(shù)變少，使得布線密度越來越大，串擾的問題也就越發(fā)嚴重。本文從3W規(guī)則，串擾理論，仿真驗證幾個方面對真實世界中的串擾控制進行量化分析。關鍵詞：3W，串擾理論，仿真驗證，量化分析

2014-10-21 09:53:31

PCB設計與串擾-真實世界的串擾(下)

影響非常大，要特別注意。以上的結論為一個量化估值，具體情況需要具體分析，不同信號對于串擾的敏感程度不一樣，實際的上升時間也需要根據(jù)模型來定，除了靠經(jīng)驗之外，仿真也能幫助我們更精確的判斷串擾。

2014-10-21 09:52:58

PCB設計中如何處理串擾問題

初始狀態(tài)，仿真器計算所有默認侵害網(wǎng)絡對每一個受害網(wǎng)絡的串擾的總和。這種方式一般只對個別關鍵網(wǎng)絡進行分析，因為要計算的組合太多，仿真速度比較慢。

2009-03-20 14:04:47

PCB設計中避免串擾的方法

將受害網(wǎng)絡的驅(qū)動器保持初始狀態(tài)，仿真器計算所有默認侵害網(wǎng)絡對每一個受害網(wǎng)絡的串擾的總和。這種方式一般只對個別關鍵網(wǎng)絡進行分析，因為要計算的組合太多，仿真速度比較慢。

2018-08-29 10:28:17

PCB設計中，如何避免串擾

分析是指將受害網(wǎng)絡的驅(qū)動器保持初始狀態(tài)，仿真器計算所有默認侵害網(wǎng)絡對每一個受害網(wǎng)絡的串擾的總和。這種方式一般只對個別關鍵網(wǎng)絡進行分析，因為要計算的組合太多，仿真速度比較慢。

2020-06-13 11:59:57

[轉(zhuǎn)帖]高速PCB培訓

7.6 串擾仿真 7.7 串擾分析 7.8 同時開關噪聲SSN仿真 7.9 SSN波形分析 7.10 系統(tǒng)級分析

2009-07-10 13:14:18

“一秒”讀懂串擾對信號傳輸時延的影響

了各自的見解，比如串擾，繞線，過孔，跨分割等等。本期我們就以不同模態(tài)下的串擾對信號時延的影響繼續(xù)通過理論分析和仿真驗證的方式跟大家一起進行探討。在開始仿真之前我們先簡單的了解一下什么是串擾以及串擾

2023-01-10 14:13:01

【轉(zhuǎn)帖】PCB仿真分析解決方案

完整性與電磁兼容性測試。主要特色：●支持各種傳輸線的阻抗規(guī)劃和計算●支持反射 / 串擾 / 損耗 / 過孔效應及 EMC 分析●通過匹配向?qū)?b class="flag-6" style="color: red">高速網(wǎng)絡提供串行、并行及差分匹配方案●支持多板分析，可對板間

2018-02-13 13:57:12

什么是串擾

2019-03-21 06:20:15

什么是串擾？

串擾的概念是什么？到底什么是串擾？

2021-03-05 07:54:17

什么是串擾？

什么是串擾？互感和互容電感和電容矩陣串擾引起的噪聲

2021-02-05 07:18:27

什么是天線串擾模擬？

航空通信系統(tǒng)變得日益復雜，我們通常需要在同一架飛機上安裝多條天線，這樣可能會在天線間造成串擾，或稱同址干擾，影響飛機運行。在本教程模型中，我們利用COMSOL Multiphysics 5.1 版本模擬了飛機機身上兩個完全相同的天線之間的干擾，其中一個負責發(fā)射，另一個負責接收，以此來分析串擾的影響。

2019-08-26 06:36:54

什么是小間距QFN封裝PCB設計串擾抑制？

。對于8Gbps及以上的高速應用更應該注意避免此類問題，為高速數(shù)字傳輸鏈路提供更多裕量。本文針對PCB設計中由小間距QFN封裝引入串擾的抑制方法進行了仿真分析，為此類設計提供參考。那么，什么是小間距QFN封裝PCB設計串擾抑制呢？

2019-07-30 08:03:48

優(yōu)化PCB布線減少串擾的解決方案

數(shù)百毫伏的差分幅度。入侵(aggressor)信號與受害(victim)信號出現(xiàn)能量耦合時會產(chǎn)生串擾，表現(xiàn)為電場或磁場干擾。電場通過信號間的互電容耦合，磁場則通過互感耦合。方程式(1)和(2)分別是入侵信號

2019-05-28 08:00:02

使用ADS進行串擾仿真

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信號在PCB走線中關于串擾 , 奇偶模式的傳輸時延

間耦合以及繞線方式等有關。隨著PCB走線信號速率越來越高，對時序要求較高的源同步信號的時序裕量越來越少，因此在PCB設計階段準確知道PCB走線對信號時延的影響變的尤為重要。本文基于仿真分析DK，串擾，過孔

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2011-04-13 11:36:50

幾張圖讓你輕松理解DDR的串擾

和上面仿真波形的50ps來比，真的是很微不足道。實際上串擾在DDR模塊里的確會有更為嚴重的影響，試想一下，我們在高速串行信號里面5mV的串擾都覺得非常大了，在DDR模塊里居然能有上百mV。當然兩者還是有

2019-09-05 11:01:14

原創(chuàng)|SI問題之串擾

器，即便如此，在建模時通常也只考慮最臨近的傳輸線線路之間的串擾，相對整個PCB板進行仿真分析顯然是不現(xiàn)實的。3.串擾引起的噪聲如下圖所示，如果在傳輸線1中注入信號，那么在相鄰的傳輸線上會產(chǎn)生由互感與互容

2016-10-10 18:00:41

基于高速FPGA的PCB設計

> 2S 以最小化串擾；2.在信號離開器件后，盡可能的靠近兩條差分信號對，最小化信號反射；3.在兩條差分信號對的整個走線過程中保持恒定的距離；4.保持兩條差分信號對的走線長度一致，最小化偏斜

2018-09-21 10:28:30

基于高速PCB串擾分析及其最小化

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2018-09-11 15:07:52

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系統(tǒng)中某一端口輸出和另一端口輸入之間的比較。在傳輸線結構中，S參數(shù)中的有些參量表示的就是傳輸線到傳輸線之間串擾的直接測量結果。在差分對中也是可以直接測量的。

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基于信號完整性分析的高速PCB設計

中，采用Cadence軟件的高速仿真工具SPECCTRAQuest，并利用器件的 IBIS模型來分析信號完整性，對阻抗匹配以及拓撲結構進行優(yōu)化設計，以保證系統(tǒng)正常工作。本文只對信號反射和串擾進行詳細

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2019-05-14 14:17:00