???? Cadence公司最新推出的Encounter Digital Implementation System采用領先的多CPU基礎架構與高級存儲器結構，實現了端到端并行處理流程，實現了極高的從RTL-to-GDSII的可調整性，在RSH、sun grid和LSF平臺上的性能可提高10到15倍。該系統還帶來了一個新的超高效的核存儲架構，使單CPU性能/容量>40%，可提供單CPU操作的更高性能、更高容量的設計收斂，使IC設計的周轉時間大大縮短。使用Encounter數字實現系統，設計師能夠從它統一和自動化的實現環(huán)境中，在高性能、高容量的設計收斂，低功耗、混合信號與先進節(jié)點設計，以及signoff分析等各方面獲得的可預測性、可生產性、可調整性，以及靈活性。

????? 除了改進的性能和容量，Encounter數字實現系統還提供了硅虛擬原型、硅片面積估算及RTL和物理綜合的新技術，實現了對設計流程早期可預測性及性能優(yōu)化方面的改進。Encounter數字實現系統可提供多種IC實現方案，讓設計師在時序收斂、布局面積和功耗之間做權衡。另外，它還引入了多項新的、改進的實現與設計收斂技術，包括硅片面積探索與自動化布局綜合、端到端multi-mode multi-corner優(yōu)化、variation-tolerant和低功耗時鐘樹及時鐘網綜合、高容量布局和優(yōu)化、32nm布線和基于制造考量的優(yōu)化、signoff-driven的實現以及flip chip設計等特性，以及實現由簡至難、層級式的設計的Active-logic降低技術(ART)。

????? Encounter數字實現系統的先進節(jié)點技術，包括光刻、CMP、統計漏電功率、熱學和具有統計學考量的最佳化，使其成為對45nm和32nm設計的有效的解決方案，這些設計通常具有先進的設計規(guī)范，如1億或更多的實例、1千個以上的宏、運算速度超1G赫茲、超低功耗預算，以及大量混合信號內容等。在45nm和32nm工藝條件下，線路受外界或相鄰線路的影響不容忽視。動態(tài)檢驗可以同時利用工廠的規(guī)則和用模型進行分析，讓廠商在芯片送到代工廠投片之前，就對設計進行分析和檢驗，保證代工廠制造出的芯片與設計指標相一致。先進的Through-silicon via(TSV)設計可以將兩個裸片直接堆疊起來，裸片直接用通孔連接，省去封裝的成本。

????? Encounter數字實現系統為芯片設計師提供了全局調試與診斷功能。全局時序調試功能包括失敗路徑/約束檢查與優(yōu)化、詳盡的路徑分析、采用物理視窗進行交叉探測。全局時鐘調試功能包括實例與路徑搜尋、物理交叉探測、在原理圖視窗進行追蹤、視覺檢查/調試時鐘規(guī)格、展開/收起時鐘樹。全局功率調試可通過層次化、域、實例和時鐘，診斷功耗和最大功耗網，提供假設分析與選項。

????? 在低功耗設計上，Encounter數字實現系統支持層級式CPF流程、增強的動態(tài)功率優(yōu)化、電源開關優(yōu)化、MSV(Multi Supply Voltage)原型和早期電地網格分析。現在的SoC都是數字加模擬的綜合設計，Encounter數字實現系統在模擬信號設計方面，提供了增強的Virtuoso-Encounter互操作性、統一的約束管理器、MS布局規(guī)劃流程、襯底噪音分析。

????? 在簽收分析方面，Encounter數字實現系統提供了極大的TAT/容量，具有全局時序、功率與時鐘調試功能，可對變異、SOI、熱能進行分析。Encounter為用戶提供了統一簽收平臺，并集成了全新Encounter Power System、Encounter Timing System和Encounter Lib. Char。